专利名称：用于形成双金属栅极结构的处理过程的制作方法
技术领域：
本发明涉及使用金属栅极制造集成电路，尤其是，涉及使用不同结构的金属栅极制造集成电路。
背景技术：
由于半导体器件在几何形状方面继续按比例缩小，常规的多晶硅栅极正在变得是不适宜。一个问题是比较高的电阻率，并且另一个问题是在接近在该多晶硅栅极和栅极电介质之间分界面的位置上在该多晶硅栅极中掺杂物的消耗。为了克服多晶硅的这些不足，正在作为一个备选方案实行金属栅极。对于该P沟道晶体管和N沟道晶体管期望的功能，被用于N沟道和P沟道晶体管的该金属的逸出功应该是不同的。因此，二个不同种类的金属可以被直接地在该栅极电介质上作为金属使用。其对于那些通常不容易被沉积或者蚀刻的金属是有效的。已经发现是有效的二种金属是用于该P沟道晶体管的氮化钛和用于N沟道晶体管的氮化硅钽。但是，典型地被用于这些材料的该蚀刻剂对于该栅极电介质和硅衬底不是足够地有选择性的，因此，在该硅衬底中可能存在用圆凿凿成的槽。因为在该P沟道活性区域中出现此，该氮化钛是在该氮化硅钽之下。用于在P沟道活性区域上除去该氮化硅钽的该蚀刻过程是为暴露该氮化钛所必须的，以便随后蚀刻此外暴露在N沟道活性区域中的该栅极电介质所必需的。从而，该氮化钛的蚀刻也被施加于在N沟道活性区域中的该暴露的栅极电介质，在这里源极/漏极将被形成。氮化钛的这个蚀刻可以具有同样除去该暴露的栅极电介质和凿除形成源极/漏极的地方的底层硅的不利影响。
因此，存在对用于形成双栅极晶体管的处理过程的需要，其解决如上所述的问题。
本发明通过范例举例说明，并且不受伴随的附图的限制，其中相同的参考数字表示类似的单元，并且其中图1-4是在处理的过程中在顺序级上按照本发明第一个实施例的半导体器件的横截面。
熟练的技术人员理解，为简单和清楚说明起见，在附图中示出的单元不一定按比例绘制。例如，在附图中一些单元的尺寸可以被相对于其他的单元放大，以帮助提高本发明实施例的理解。
具体实施例方式
在一个实施例中，半导体器件具有包括第一金属型和在第一金属型上的第二金属型的P沟道栅极层叠，和包括与栅极电介质直接接触的第二金属型的N沟道栅极层叠。该N沟道栅极层叠和P沟道栅极层叠的一部分是通过干燥蚀刻处理来蚀刻的。该P沟道栅极层叠的蚀刻是借助于湿蚀刻处理完成的。该湿蚀刻对栅极电介质和第二金属型是非常有选择性的，使得该N沟道晶体管没有受到完成P沟道栅极层叠蚀刻不利地影响。这些将参考附图和以下的描述更好地了解。
在图1中示出的是一个半导体器件10，包括在绝缘体上硅(SOI)衬底12，直接地在SOI衬底12的上表面上的栅极电介质14，氮化钛的层16，氮化硅钽的层18，多晶硅的层20，富硅的氮化硅的防反射涂层(ARC)22，和形成图案的光刻胶部分24和26。SOI衬底12具有硅衬底28、绝缘体层30、N区34、隔离区32和P区36。绝缘层30最好是氧化硅，但是可以是另一种绝缘材料。此外，块状的硅衬底可以使用来代替SOI衬底。层16覆盖N区34，而不是P区36，并且是与栅极电介质14直接接触的。层18覆盖包括层16和P区36的SOI衬底12。层20覆盖层18。层22覆盖层20。形成图案的光刻胶部分24覆盖N区34的一部分，在这里P沟道栅极层叠将被形成。类似地，形成图案的光刻胶部分26覆盖P区36的一部分，在这里N沟道栅极层叠将被形成。
在这一点上，干燥蚀刻被执行，其不穿过该栅极电介质14。层16和18的厚度最好是50埃，但是可以低到30埃，或者可以高于50埃。形成图案的光刻胶部分24和26的宽度最好是500埃，大约是该金属层16和18的厚度的十倍，其将被用于确定晶体管栅极的长度。隔离区32的宽度大约与形成图案的光刻胶部分24和26的宽度是相同的。取决于使用的特定的技术，这些尺寸可以更小或者更大。例如，光刻技术难题在制造方面可能限制对于该形成图案的光刻胶部分24和26的最小尺寸仅仅是500埃乃至1000埃，但是层16和18的厚度可以仍然保持在50埃上。ARC层22最好是200埃厚度。
在图2中示出的是干燥蚀刻的结果，其分别地在N区34和P区36上留下栅极层叠37和39。除了由栅极层叠39覆盖之外，栅极电介质14被暴露在P区36上。除了由栅极层叠37覆盖之外，在N区34上的层16被暴露。形成图案的光刻胶部分24和26可能已经被腐蚀。栅极层叠37和39两者具有ARC 22、层20和层18部分。
形成图2的栅极层叠37和39的这个干燥蚀刻最好是在三个蚀刻步骤中实现的。一个步骤是用于该氮化硅ARC层22，并且最好是基于卤素的反应性的离子蚀刻(RIE)。以下是在基于卤素的化学处理的过程中通过RIE的多晶硅的层20的蚀刻。在该层20蚀刻之后是层18的蚀刻，其是通过基于卤素的RIE执行的。这些是用于这些类型的层常规的蚀刻。氮化钛典型的蚀刻是通过也基于卤素的RIE。随着这些的困难是该氮化钛对于该栅极电介质不是足够地有选择性的，在这种情况下，其最好是氮氧化硅。氮氧化硅具有比氧化硅更高的介电常数，并且对于基于卤素的RIE蚀刻同样是更加耐久的，但是，在如此蚀刻需要厚度的氮化钛期间，作为其避免被穿透不是足够地有抵抗力的。基于卤素的RIE蚀刻稍微地改变，并且最终基于实际被蚀刻的层被试验性地确定。这些材料的蚀刻是常规的并且被传统地确定。如果氧化硅被用作该栅极电介质，存在相同的蚀刻问题，并且实际上甚至是更糟的，因为用于金属包含材料的典型干燥蚀刻，诸如被用于层16和18的那些材料对于氧化硅比对于氮氧化硅甚至是更少选择性的。
该氮化钛的厚度对于处理的目的希望是薄的，但是对于确定的逸出功也希望具有足够的厚度，该逸出功控制随后形成的晶体管的沟道。该栅极电介质最好是具有大于3.9的介电常数。用于N沟道晶体管栅极和P沟道晶体管栅极的最佳的逸出功通常认为是分别地在硅能量带边缘，即，4.1电子伏(eV)和5.2eV。这对于两个块状的硅和对于部分地耗尽的SOI是真实的。在实践中，这可能是很难实现的，但是最好是，该N沟道金属栅应该具有小于或等于4.4eV的逸出功，并且该P沟道金属栅对于部分地耗尽的SOI衬底或者块状半导体衬底应该具有大于4.6eV的逸出功，其是存在的情况。氮化钛的层16具有4.65ev的逸出功，并且氮化硅钽的层18具有4.4eV的逸出功。对于完全地耗尽的SOI衬底较少的逸出功差别可能是令人满意地。
因此，代替使用常规的RIE蚀刻来蚀刻层16，使用湿蚀刻。该湿蚀刻最好是皮伦尼亚(piranha)清洁，其由硫酸和以水溶解的过氧化氢组成。其他湿蚀刻对此也可以是有效的。皮伦尼亚清洁特别地是有益的，因为其通常地在装配设施中是可利用的，并且因此，更好地明白如何去适用和控制。这种皮伦尼亚清洁对于氮化硅钽和氮氧化硅两者，以及氧化硅是非常有选择性的。因此，在除去暴露于该皮伦尼亚清洁的层16期间，存在层18和栅极电介质14最小限度的蚀刻。如果栅极电介质14是氧化硅，这将也是真实的。
该皮伦尼亚清洁的应用结果在图3中示出。这示出栅极层叠37的完成和对栅极层叠39的最小限度的变化。在这个皮伦尼亚清洁期间形成图案的光刻胶部分24和26被除去。以湿清洁除去材料通常是无向性的，使得横向以及纵向地蚀刻。因此，存在层16的下部切割，使得层16的一部分被从该层18的部分下除去，该层18的部分是栅极层叠37的一部分。这个下部切割通常不大于被蚀刻的该层的厚度。在这种情况下，层16的优选的厚度是50埃，因此，在层16和18之间的交接面上的该下部切割可以大约是50埃，其大约是该栅极长度的10％，并且朝着该栅极电介质14的方向具有更少的下部切割。如图3所示，栅极层叠37和39是状况良好的，以传统的方式完成晶体管的形成。
在图4中示出的是使用栅极层叠37和39完成的晶体管38和40。ARC层22被从栅极层叠37和39两者上去掉，并且晶体管38和40能够以传统的方式制做。晶体管是具有源极/漏极42和44、侧壁隔板46、衬垫48和硅化物区50、52和54的P沟道晶体管。硅化物区50和52被分别地形成在源极/漏极42和44上，和与源极/漏极42和44接触。类似地，硅化物区54被形成在层20的部分上和与该层20部分接触，该层20部分是如图3所示的栅极层叠37的一部分。晶体管40是具有源极/漏极区56和58、侧壁隔板60、衬垫62和硅化物区64和66的N沟道晶体管。硅化物区64和66是分别地在源极/漏极56和58上并且与源极/漏极56和58接触。
在上述的说明书中，已经参考特定的实施例描述了本发明。但是，一个普通的本领域技术人员知道，不脱离如在以下的权利要求中阐明的本发明的范围，可以进行各种各样的改进和变化。例如，一个在图1中示出的供选择的设备结构是本身被分层堆积的覆盖导电体，或者是具有该材料的一个的百分度浓度的合金。此外，二个不同的层16和18除了在此处指定的之外可以是不同的材料。这二个层实际上可以具有相同的材料，但是具有其材料不同的比例，以便获得期望的逸出功差别。此外，层18可以被首先沉积，使得在该P区36部位中层16是在层18上。该结果可能是，该N沟道晶体管栅极层叠将具有两个金属层，代替具有如图2-4所示的两个金属层的P沟道栅极层叠。另一个备选方案的例子是以具有较低的薄膜电阻的材料(诸如钨)来替换该覆盖多晶硅层。因此，说明书和附图是被视为说明性的而不是限制性的感觉，并且所有上述的改进意欲被包括在本发明的范围内。
已经关于特定的实施例在上面描述了好处、其他的优点和对问题的解决方案。但是，好处、优点、对问题的解决方案，和可能引起任何的好处、优点或者出现的解决方案，或者变为更加断言的任何的要素没有被解释为是紧要的、需要的，或者任何或者所有权利要求的基本特点或者要素。如在此处使用的，该术语“包括”、“包含”或者其所有其他的变化，意欲覆盖非排它的内含物，使得包括一系列要素的处理过程、方法、产品或者装置不仅仅包括那些要素，而是可以包括没有明显地列出或者上述的处理过程、方法、产品或者装置原有的其他的要素。
权利要求
1.一种用于形成双金属栅极结构的处理过程，包括提供具有第一区域和第二区域的半导体衬底，其中该第一区域具有第一导电性类型和第二区域具有不同于该第一导电性类型的第二导电性类型；形成一个覆盖该半导体衬底的第一区域和第二区域的介电层；形成覆盖该介电层的第一金属包含层，其中该第一金属包含层覆盖该半导体衬底的第一区域；形成覆盖第一金属包含层和介电层的第二金属包含层，其中第二金属包含层与覆盖半导体衬底的第二区域的该介电层的一部分直接接触；形成覆盖第二金属包含层的图案掩模层，以确定第一栅极层叠和第二栅极层叠；使用该图案掩模层干蚀刻第二金属包含层，以形成该第一栅极层叠的栅电极；和使用该图案掩模层湿蚀刻该第一金属包含层的至少第一部分，以形成第二栅极层叠的栅电极。
2.根据权利要求1的处理过程，其中该第一和第二金属包含层的一个具有至少4.6电子伏(eV)的逸出功，并且该第一和第二金属包含层的另一个具有至多4.4eV的逸出功。
3.根据权利要求1的处理过程，其中该第一和第二金属包含层的一个包括氮化钛(TiN)，并且该第一和第二金属包含层的另一个包括氮化硅钽(TaSiN)。
4.根据权利要求1的处理过程，其中该第一和第二金属包含层的每个具有至少30埃的厚度。
5.根据权利要求1的处理过程，其中该第二金属包含层包括合金。
6.根据权利要求1的处理过程，其中该第一和第二金属包含层的每个包括合金。
7.根据权利要求1的处理过程，进一步包括形成覆盖第二金属包含层的硅包含层，其中该图案掩模层覆盖该硅包含层；和使用该图案掩模层干蚀刻该硅包含层。
8.根据权利要求7的处理过程，进一步包括形成一个覆盖该硅包含层的抗反射涂(ARC)层，其中该图案掩模层覆盖该ARC层；和使用该图案掩模层干蚀刻该ARC层。
9.根据权利要求8的处理过程，进一步包括在相邻该第一和第二栅极层叠的该半导体衬底的第一和第二区域中形成搀杂区域，和相邻该第一和第二栅极层叠形成侧壁隔板，以形成第一晶体管和第二晶体管。
10.根据权利要求1的处理过程，进一步包括干蚀刻该第一金属包含层的第二部分。
11.根据权利要求1的处理过程，其中湿蚀刻该第一金属包含层包括贯穿该第一金属包含层的整个厚度湿蚀刻。
12.根据权利要求1的处理过程，其中湿蚀刻是使用皮伦尼亚(piranha)清洁执行的。
13.根据权利要求1的处理过程，其中该介电层包括具有介电常数(K)至少3.9的电介质。
14.根据权利要求1的处理过程，其中该第一导电性类型是N型或者P型的一个，并且第二导电性类型是N型或者P型的另一个。
15.一种用于形成双金属栅极结构的处理过程，包括提供具有第一区域和第二区域的半导体衬底，其中该第一和第二区域的一个是P区，并且该第一和第二区域的另一个是N区；形成一个覆盖该半导体衬底的第一区域和第二区域的栅极介电层；形成覆盖该介电层的第一金属包含层，其中该第一金属包含层覆盖该半导体衬底的第一区域；形成覆盖该第一金属包含层和该介电层的第二金属包含层，其中该第二金属包含层与覆盖该半导体衬底的第二区域的该介电层的一部分直接接触，并且其中该第一和第二含金属包含层的一个包括氮化钛(TIN)，并且该第一和第二金属包含层的另一个包括氮化硅钽(TaSiN)；形成覆盖该第二金属包含层的图案掩模层，以确定第一栅极层叠和第二栅极层叠；使用该图案掩模层干蚀刻该第二金属包含层，以形成该第一栅极层叠的栅电极；和使用该图案掩模层湿蚀刻该第一金属包含层的至少一部分，以形成第二栅极层叠的栅电极。
16.根据权利要求15的处理过程，其中该第一和第二金属包含层的每个具有至少30埃的厚度。
17.根据权利要求15的处理过程，其中该第一区域是N区，并且第二区域是P区。
18.一种用于形成双金属栅极结构的处理过程，包括提供具有第一区域和第二区域的半导体衬底，其中该第一区域具有第一导电性类型和第二区域具有不同于该第一导电性类型的第二导电性类型；形成覆盖该半导体衬底的介电层；形成覆盖该第一区域的第一栅极层叠，该第一栅极层叠具有覆盖并物理接触该介电层的第一金属包含栅电极，其中形成该第一栅极层叠包括湿蚀刻第一金属包含层，以形成该第一金属包含栅电极；和形成覆盖该第二区域的第二栅极层叠，该第二栅极层叠具有覆盖并物理接触该介电层的第二金属包含栅电极，其中形成该第二栅极层叠包括干蚀刻第二金属包含层，以形成该第二金属包含栅电极，和其中该第一金属包含栅电极具有第一逸出功，和第二金属包含栅电极具有不同于该第一逸出功的第二逸出功。
19.根据权利要求18的处理过程，其中该第一和第二逸出功的一个至少是4.6eV，并且该第一和第二逸出功的另一个至多是4.4eV。
20.根据权利要求18的处理过程，其中该第一和第二金属包含栅电极的每个具有至少30埃的厚度。
21.根据权利要求18的处理过程，其中该第一和第二金属包含栅电极的至少一个包括合金。
22.根据权利要求18的处理过程，其中，形成该第一栅极层叠进一步包括形成覆盖该第一金属包含栅电极的第一硅包含部分，和形成覆盖该第一硅包含部分的第一ARC部分，以及其中，形成该第二栅极层叠进一步包括形成覆盖该第二金属包含栅电极的第二硅包含部分，和形成覆盖该第二硅包含部分的第二ARC部分。
23.根据权利要求18的处理过程，其中该第一和第二金属包含栅电极的一个包括氮化钛(TiN)，并且该第一和第二金属包含栅电极的另一个包括氮化硅钽(TaSiN)。
24.根据权利要求18的处理过程，其中该第一导电性类型是N型或者P型的一个，并且第二导电性类型是N型或者P型的另一个。
25.根据权利要求24的处理过程，其中该第一导电性类型是N型，和该第二导电性类型是P型。
全文摘要
半导体器件(10)具有包括第一金属型(18)和在第一金属型(18)上的第二金属型(20)的P沟道(38)栅极层叠，和包括与栅极电介质(14)直接接触的第二金属型(18)的N沟道(40)栅极层叠。该N沟道(40)栅极层叠和P沟道(38)栅极层叠的一部分是通过干燥蚀刻处理来蚀刻的。该P沟道(38)栅极层叠的蚀刻是借助于湿蚀刻完成的。该湿蚀刻对栅极电介质(14)和第二金属型(18)是很有选择性的，使得该N沟道晶体管没有受到完成P沟道(38)栅极层叠蚀刻不利地影响。
文档编号H01L21/02GK1771590SQ200480009496
公开日2006年5月10日 申请日期2004年4月8日 优先权日2003年4月9日
发明者奥卢邦米·O·阿德, 埃里克·D·卢科斯基, 斯里坎斯·B·萨马韦当, 小阿图罗·M·马丁内斯 申请人:飞思卡尔半导体公司