专利名称：在半导体装置的多栅极晶体管上形成栅极电极的方法
技术领域：
本发明是有关于半导体装置及制造方法，特别是有关于多栅极晶体管装置，以及用以在上述装置上形成栅极电极的方法。
背景技术：
金属氧化物半导体场效晶体管技术(MOSFET)是为制造超大型集成(ULSI)电路的主流技术。随着MOSFET尺寸的缩小，装置的速度、效能、电路密度和每单位功能的成本都大为改善。随着传统MOSFET的栅极长度缩小，源极、漏极区域和沟道的互动增加，因此也影响了沟道的电位。栅极长度较短的晶体管也由于栅极电极无法有效控制沟道的开关状态而受到影响。上述现象即称之为短沟道效应。通常使用体掺杂浓度增加、栅极氧化厚度减少、以及超浅源极、漏极接面等方法来抑制短沟道效应的发生。然而，就传统的以体硅元件而言，当装置尺寸在50nm以下时，很难达到其需要的体掺杂浓度、栅极氧化厚度、以及源极/漏极掺杂分布。
当制程进步到30nm以下时，使用多栅极晶体管能够有效控制短沟道效应。图1显示传统多栅极晶体管的示意图。参见图1，多栅极晶体管包含形成于基底上的绝缘体4上的半导体鳍片2。栅极电极8跨置于鳍片2之上，且栅极介电质(图未显示)设置于鳍片2和栅极电极之间。晶体管主动区域(源极、漏极、和沟道)是形成于鳍片2中。多栅极晶体管包括双栅极晶体管、三栅极晶体管、Ω场效晶体管、及环栅极晶体管等。一般认为，多栅极晶体管结构能够使CMOS的尺寸限制超过体MOSFET的限制，而实现硅MOSFET的最终限制。在多栅极晶体管中引入额外的栅极，能够改善栅极和沟道之间的电容耦合、加强栅极对沟道电位的控制、抑制短沟道效应以及进一步缩小MOS晶体管尺寸。
美国专利第6413802号揭露一种双栅极晶体管，其是为一种最简单的多栅极晶体管。图2A显示双栅极晶体管的横截面图，其中栅极电极8跨置于鳍片2之上，且栅极介电质设置于鳍片2和栅极电极之间。鳍片2具有鳍片高18和鳍片宽6。鳍片2的2片侧壁12处各有一个栅极，而栅极介电质14则沿着该侧壁设置。美国专利第6413802所揭露的形成晶体管沟道的半导体鳍片为薄的硅鳍片，其是借由蚀刻掩膜定义之，且形成于类似如绝缘体4的绝缘层上，其是为形成于硅基底10的氧化硅层。在移除蚀刻掩膜16之前先执行栅极氧化制程，在执行栅极氧化制程之后，再执行栅极物质沉积与图案化制程，形成跨置于鳍片2的栅极电极8，以形成覆于鳍片2的顶部(蚀刻掩膜16)及侧壁12的双栅极结构。源极到漏极方向、和栅极到栅极方向都是沿着基底表面为之。
图2B显示三栅极晶体管的示意图。此种三栅极晶体管的平面图是如图1所示。三栅极晶体管的栅极电极形成三个栅极，其一覆盖于鳍片2的顶面20，另外两个则设置于鳍片2的侧壁12处(如图2A中所示的双栅极结构)。栅极介电质14沿着侧壁12和顶面20设置。
图2C显示传统Ω场效晶体管的横截面图。Ω场效晶体管是为三栅极晶体管的一种变化型。由于绝缘体4上表面的凹陷，而使得切口24延伸至鳍片2下方，且栅极电极8在切口28处切入鳍片2。Ω场效晶体管和环栅式(gate-all-around，GAA)晶体管类似，其提供极佳的延展性，且其是借由和双栅极或三栅极晶体管相类似的制程步骤制造之。由于栅极延伸切入鳍片，Ω场效晶体管的栅极几乎环绕包围整个鳍片。栅极电极8在鳍片2下方的切口28，使得能够作为沟道对漏极电力线的屏蔽，并且增进栅极对沟道的控制性，进而减缓边际电场效应(fringing field-induced drain barrier lowering)，并改善短沟道效应。
上述多栅极晶体管(也就是双栅极晶体管、三栅极晶体管、以及Ω场效晶体管)具有一个共同特征，亦即鳍片的侧壁表面是用以传导源极到漏极电流。基本上，多栅极晶体管的有效栅极宽度是为鳍片高度的函数。在双栅极晶体管中，栅极宽度为鳍片高度的两倍；在三栅极晶体管中，栅极宽度为两倍的鳍片高度加上鳍片宽度。如此一来，当鳍片高度增加时，该装置所传递的电流也相对增加。为了传递最大量的电流，就应该尽量增加鳍片高度。然而，当鳍片高度增加时，栅极电极也越难形成。这种影响也同样见于前述的栅极晶体管中。
上述每一种多栅极晶体管都具有半导体鳍片，其设置于基底表面上，并形成主动区域。要形成跨置于该半导体鳍片上的栅极电极，必须在鳍片上沉积形状与之相同的栅极材质，并使用类似如微影及蚀刻等制程技术来定义并形成该栅极电极。在阶差相当大的鳍片上形成栅极电极是相当困难的。在进行沉积的时候，和鳍片形状相似的栅极材质，在其跨越鳍片的部分，会呈现明显的阶差和不平坦的表面。如图3A所示，栅极材质8的表面34是不平坦的，因此造成图案化制程的困难。
图3B显示覆盖于图3A所示结构上的掩膜物质38。掩膜物质38可以是光致抗蚀剂或其它光敏感物质，其通常借由旋转涂布制程覆盖至上表面40。由图中可以看出，受到鳍片2的影响，掩膜物质的厚度差异很大，从较大厚度区域44到覆盖在台阶52上的较小厚度区域42都有。此种厚度差异使得很难将微影掩膜板46上的图案正确转移到掩膜物质38上。该图案可以如图中所示，掩膜板的透明区域50上有不透明区域48构成的图案。不透明区域48具有一致的线宽。光致抗蚀剂物质38在较小厚度区域42比较大厚度区域44要薄，其曝光程度和其它区域不同。如图3C所示，在曝光和显影之后，图案化的光致抗蚀剂物质54呈现宽窄不一的线宽。如图3C所示，图案化的光致抗蚀剂物质54在台阶52上的较窄部分56明显较其它位置的线宽要窄。当栅极材质8的未遮蔽部分58被蚀刻掉，而暴露出绝缘体4时(如图3D所示)，蚀刻而形成的栅极电极62便具有不一致的栅极宽度，亦即较窄部分64较蚀刻后栅极电极62其它部分的宽度为小。如第3E图所示，图案化的栅极电极62中，较窄部分64的栅极宽度65，而其它部分的栅极宽度为67。由图中可以看出，具有相等线宽的不透明区域48构成的图案，转移后形成了较宽的栅极宽度67和较窄的栅极宽度65。如图3D和图3E中所示，垂直部分63的栅极宽度可以是介于较宽的栅极宽度67的区域66和较窄的栅极宽度65之间的任何宽度。不一致又难以控制的栅极宽度是吾人所不乐见的，且这种现象也是传统多栅极晶体管技术的一项缺点。
传统多栅极晶体管技术的另一项缺点是，栅极电极的掺杂制程是借由和源极/漏极区域相同的掺杂制程为之。在传统的晶体管中，栅极电极和源极/漏极一样，是平面的。然而，在多栅极晶体管或鳍式半导体装置中，栅极晶体管和源极/漏极区域基本上是三维空间的立体结构。栅极电极和源极/漏极在空间配置和浓度上有不同的掺杂制程需求，因此，需要以不同的制程处理来分别引入源极/漏极区域和栅极电极的掺杂物。
美国专利第6413802号(Hu et al.)和6432829号(Muller etal)专利揭露了用以制造多栅极晶体管的方法。然而两者皆未揭露在进行栅极电极的微影图案化制程之前，先执行平坦化制程的方法。美国专利第6492212号则揭露了一种用以形成双栅极晶体管的方法，其使用数个平坦化步骤来形成多栅极晶体管的栅极电极。然而，上述专利所使用的数个平坦化步骤，使得制造成本增加。再者，上述专利并未揭露执行栅极电极和源极/漏极区域掺杂制程的方法。
发明内容
本发明是有关于半导体装置及制造方法，特别是有关于多栅极晶体管装置，以及用以在上述装置上形成栅极电极的方法。本发明方法可以适用于双栅极晶体管、三栅极晶体管及Ω场效晶体管。本发明方法能够在半导体鳍片上，形成表面平坦、具掺杂的栅极材质。上述表面平坦的栅极材质有助于后续的图案化制程的进行，使得其能够产生均一宽度的栅极电极横跨该半导体鳍片，进而提供具有均一栅极长度的多栅极晶体管。在栅极电极形成之后，再借由不同于该栅极电极的掺杂步骤，于该半导体鳍片中形成源极和漏极。
本发明另提供一种在半导体装置的多栅极晶体管上形成栅极电极的方法。该方法首先提供基底，其包含设于绝缘层上的半导体鳍片，及该半导体鳍片上形成的栅极介电质。并于该栅极介电质及该半导体鳍片上形成栅极材质，其形成的上表面不平坦。再将掺杂物注入该栅极材质中，并执行退火制程以活化该栅极材质的掺杂物。继之，执行平坦化制程使得该上表面平坦化。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，掺杂物注入及退火制程是于平坦化制程之前执行，或平坦化制程是于掺杂物注入及退火制程之前执行。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，进一步将该栅极材质图案化，以产生包含该平坦化上表面且横跨该半导体鳍片的栅极电极。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，进一步于该半导体鳍片跨于该栅极电极两边的两端分别形成源极与漏极区域。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，进一步于该栅极电极的两侧形成间隔层，并于该栅极电极、该源极区域、及该漏极区域其中至少一个形成金属硅化层(silicide)。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，进一步包含于该栅极电极的侧边形成间隔层；于该半导体鳍片暴露出的部分形成选择性外延；以及于该半导体鳍片跨于该栅极电极两边的两端分别形成源极与漏极区域。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，该图案化步骤于该栅极材质上形成图案化的掩膜层，并将该栅极材质未被该图案化掩膜层遮蔽的部分施以蚀刻处理。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，进一步将掺杂物注入该半导体鳍片中，使得于该图案化掩膜层移除之前，于该半导体鳍片中形成源极和漏极。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，形成栅极材质的步骤包含形成顺应性的膜。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，该半导体鳍片是延伸于该绝缘层上，且其高度大于其宽度。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，该基底包含形成于该半导体鳍片上表面的掩膜层，且该栅极材质更形成于该掩膜层上。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，该栅极材质是覆盖该半导体鳍片的侧壁及顶部。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，该绝缘层具有凹陷部，其切入该半导体鳍片并造成一切口，且该栅极材质是填充于该切口中。
本发明所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，该栅极材质经过该平坦化制程处理后，其高度大致上高于该半导体鳍片高度。
图1显示传统多栅极晶体管的示意图；图2A至图2C显示传统多栅极晶体管的横截面图；图3A至图3E显示传统多栅极晶体管的立体透视图；图4显示依据本发明第一实施例形成栅极电极的方法的流程图；图5A至图5G显示依据本发明第一实施例形成栅极电极的各阶段结构的横截面图；图6A至图6F显示依据本发明第一实施例形成栅极电极的各阶段结构的立体透视图；图7显示依据本发明第二实施例形成栅极电极的方法的流程图；图8A至图8G显示依据本发明第二实施例形成栅极电极的各阶段结构的横截面图。
具体实施例方式
本发明是有关于半导体装置及制造方法，特别是有关于多栅极晶体管装置，以及用以在上述装置上形成栅极电极的方法。本发明方法可以适用于双栅极晶体管、三栅极晶体管、及Ω场效晶体管。本发明方法能够在半导体鳍片上，形成表面平坦、具掺杂的栅极材质。上述表面平坦的栅极材质有助于后续的图案化制程的进行，使得其能够产生均一宽度的栅极电极横跨该半导体鳍片，进而提供具有均一栅极长度的多栅极晶体管。在栅极电极形成之后，再借由不同于该栅极电极的掺杂步骤，于该半导体鳍片中形成源极和漏极。
为了让本发明的目的、特征及优点能更明显易懂，下文特以三栅极晶体管为例，并配合所附图示图4至图8G，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置是为说明之用，并非用以限制本发明。且实施例中附图标记的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
图4显示依据本发明实施例形成栅极电极的方法的流程图，其显示掺杂物注入(步骤S409)及退火制程(步骤S411)是于平坦化制程(步骤S413)之前执行。图5A至图5G及图6A至图6F则分别显示图4中各部分结构的横截面图与立体透视图。
步骤S401提供绝缘硅(SOI)基底。参见图5A，半导体层102是形成于绝缘层104上，而绝缘层104则形成于基底106上。半导体层102可以是类似硅的元素半导体、类似如硅锗的合金半导体、或类似如砷化镓或磷化铟的化合物半导体。其亦可以使用其它适用的半导体物质。半导体层102可以经过处理而形成半导体鳍片，其用以形成多栅极晶体管的主动区(例如源极/漏极、及沟道)。半导体层102的厚度可以介于200埃到5000埃之间，或其它合适的厚度。绝缘层104可以为任何适用的介电质或绝缘物质，其可以为氧化硅或氮化硅。绝缘层104的厚度可以介于100埃到2000埃之间，或其它合适的厚度。基底106可以为类似如硅晶圆等任何半导体制造业所使用的基底。
步骤S403形成半导体鳍片。参见图5B，将图5A中所示的半导体层102施以图案化制程处理，以形成半导体鳍片108。该图案化制程可以借由于半导体层102上形成类似如光致抗蚀剂或氧化硅掩膜层，再于该掩膜层上形成图案，并使用一般的方法蚀刻而为之。依照此种方法，可以同时在绝缘层104上形成多个半导体鳍片108。半导体鳍片108具有鳍片宽度112、鳍片高度114、上表面116及侧壁110。鳍片高度114可以介于200埃到5000埃之间，其中尤其以较靠近下限200埃为佳(例如500埃)。如图5B所示，是以三栅晶体管为例的移除掩膜层之后的横截面图。若是双栅晶体管，在后续形成栅极介电质时，会有无机掩膜物质留置于上表面116。若是三栅晶体管，电流在上表面116和侧壁110传递的方向为与图5B面垂直的方向。
步骤S405形成栅极介电质层。继之，如图5C所示，在半导体鳍片108上形成栅极介电质层120。栅极介电质层120的形成可以借由热氧化、化学气相沉积、溅镀等制程方法为之。栅极介电质层120具有大致上均匀的厚度其可以为3埃到100埃之间。在上表面116处和侧壁110处的栅极介电质层120的厚度可以不一样。上述栅极介电质层120厚度的差异和该差异的大小，是依据形成栅极介电质层120的制程方法而异。上表面116处的栅极介电质层120厚度可以小于20埃。栅极介电质层120可以由下列物质构成氧化硅、氮氧化硅、高介电物质(例如氧化镧(La2O3)、氧化铝、氮氧硅铪(HfSiON)、氧化铪(HfO2)及氧化锆(ZrO2)等)，栅极介电质层120也可以由其它具有大于5的介电系数的物质所构成。
步骤S407形成栅极材质。如图5D所示，在图5C所示的结构上形成栅极材质124。其可以是多晶硅、多晶硅锗、或其它导体或半导体物质。栅极材质124在沉积时，可以未经掺杂、或是含有微量掺杂，其是可以借由化学气相沉积(CVD)或其它合适的方法为之。其厚度122可以介于500埃到5000埃之间，或是其它适合的厚度。栅极材质124可以是未经掺杂的多晶硅，其厚度约为2000埃。厚度122的数值，最好明显大于鳍片高度114。栅极材质124大致上是呈均匀覆盖，因此其也具有不平的上表面128，其包含峰部130和谷部132。峰部130是分别覆盖对应的半导体鳍片108。不平的上表面128具有阶高134，其与鳍片高度114大致相等。在传统的制程中，阶高134可能会造成制程中图案转移的失真。而这正是本发明欲解决的技术问题之一。
步骤S409将掺杂物注入栅极材质，步骤S411执行退火制程步骤。该掺杂物注入制程是可以使用离子布植为之，如图5E中箭头138所示。其亦可以借由等离子浸没制程为之。利用离子布植制程将掺杂物注入，使得掺杂物浓度峰值位于低于不平的上表面128的注入深度146。图中以虚线标示峰值位置140，其具有和不平的上表面128顺应性的轮廓，亦即，注入深度大致上为定值。掺杂物浓度的峰值位置140是配合其后续的退火制程来决定之，以使得掺杂物浓度能够在栅极材质124和栅极介电质120之间形成的介面达到较佳的最大值，进而能够降低会影响装置效能的栅极空乏效应。上介面148处过量的掺杂物，可能会使得掺杂物渗透到栅极介电质120，并扩散到半导体鳍片108。这将会使得临界电压偏移，并降低对于短沟道效应的控制。依据图5E所示，A点与A’点之间的距离约略等于B点到B’点之间的距离。因此，在适当的热退火制程中，掺杂物由A点扩散到A’点的时间大致上与掺杂物由B点扩散到B’点的时间相同。如此一来，掺杂物渗透的可能性便得以降低。以传统的离子布植及等离子浸没制程而言，掺杂物的浓度至少为1×1015cm-2，其也可能是其它浓度。在本实施例中，离子布植的能量可以依实际需要设定，其也可能使用其它数值的能量。N型掺杂物或P型掺杂物都可以使用，其是依据所使用的技术而定。掺杂物是为例如硼或铟的P型掺杂物，或为例如磷、砷、锑的N型掺杂物。其也可以使用其它种类的掺杂物。
参见图5F，其显示图5E中结构经过适当的热退火步骤之后的横截面图。掺杂的栅极材质154于A’点及B’处的掺杂物浓度大致相同。如此一来，栅极电极中，形成和栅极介电质之间介面的所有区域所具有的掺杂物浓度大致相同。活化掺杂物并促进其扩散的退火制程，是可以于摄氏500到800度之间进行，其亦可以在其它温度中进行。
步骤S413将掺杂的栅极材质154的不平的上表面128施以平坦化制程，如图5G中所示。栅极材质154是为具有掺杂的、且已退火/活化的栅极材质。
依据图5G，栅极材质154具有平坦的上表面156。该平坦化制程是可以化学机械研磨制程为之，以移除图中以虚线界定出的区块158，进而形成具有高度155的栅极材质154，其中高度155可以介于500到4000埃之间，其是配合鳍片高度114决定之。依据本实施例，上表面156的均方根(root mean square，RMS)平坦度可以在100埃以下。高度155则可以设定成明显较鳍片高度114为高。
参见图6A，其显示在图5G的结构的立体透视图。掺杂的栅极材质154于A’点及B’处的掺杂物浓度大致相同。
参见图6B，其显示在栅极材质154(已经过掺杂及退火处理)的平坦化的上表面156上的掩膜物质160。掩膜物质160可以是单一光致抗蚀剂层，或是包含类似如氮化硅、氮氧化硅、氧化硅或其它物质及覆盖于其上的光致抗蚀剂层的多层。由于掩膜物质160是形成于平坦的上表面156之上，因此其厚度大致上为一致。掩膜物质160具有大致上为平坦的上表面150，以及大体上均匀一致的厚度166。就因为如此，可以将预先定义的掩膜板图案转移到掩膜物质160上。
步骤S415定义栅极电极。参见图6C，其显示在平坦的上表面156上形成的图案化掩膜物质162。图案化掩膜物质162可以借由一般的光学微影(photolithographic)制程形成之。图案化掩膜物质162的光学微影制程是可以使用如图3B所示的光罩46进行之，其具有宽度均匀一致呈直线状的不透明区48。依据本发明实施例，由具有宽度均匀一致呈直线状的不透明区48的掩膜板所形成的图案化掩膜物质162的宽度164大体上为均匀一致的，即使在跨越半导体鳍片108上的部分也不会有宽度不一致的现象发生。亦即，因为有平坦的上表面156，预定的图案可以真实无误地转移到掩膜物质160上，以形成图案化掩膜物质162。
继之，借由蚀刻制程(最好是干式等离子蚀刻制程)，将上述图案转移到栅极材质上，以形成图6D所示的栅极电极168。用以移除掺杂的栅极材质中未被遮蔽部分的蚀刻制程，也会移除部分或全部的栅极介电质120。若在蚀刻制程处理之后，部分或全部的栅极介电质120残留在半导体鳍片108上，则可以再用等离子蚀刻制程来完整移除栅极介电质120，以使形成源极/漏极区域的半导体鳍片108露出。参见图6D，栅极电极168以90度垂直角度交叉跨越半导体鳍片108。栅极电极168包括顶面174和均匀宽度172。用于移除所有未被遮蔽的栅极材质的蚀刻制程的处理，使得半导体鳍片108和绝缘层104得以暴露出来。栅极电极168和半导体鳍片108也可以其它的方式配置。
步骤S417于该半导体鳍片中形成源极和漏极。在半导体鳍片108位于栅极电极168交叉处两端的区域178和180处，分别形成源极/漏极，其可以包含数个步骤。在邻近于沟道区的区域178和180处，以离子布植制程进行掺杂。依据本发明实施例，该离子布植制程可以紧接于栅极材质和栅极介电质蚀刻制程之后，并在图案化掩膜物质162移除之前执行。亦即，该离子布植制程执行时，图案化掩膜物质162仍未移除，使得栅极电极不会被该制程掺杂。依据本发明另一实施例，该离子布植制程，是在图6D中所示图案化掩膜物质162已经移除的阶段执行。该离子布植制程是于源极/漏极区域178及180提供大体上均匀一致的掺杂分布。此可以借由各种不同的注入制程为之。
参见图6E，于栅极电极168的侧壁182处，形成间隔层176。间隔层176的形成，是先沉积绝缘衬垫层，再施以非等向性蚀刻而为之。该间隔层物质可以是氮化硅或介电物质堆栈(包括氮化硅层和氧化硅层)。将形成于栅极电极168及半导体鳍片108上的衬垫物质施以等向性蚀刻制程时，间隔层沿着两者的侧壁形成之。栅极电极168的高度155较半导体鳍片108的高度114为高，因此，沿着半导体鳍片108形成的间隔层会缩减，并比沿着栅极电极168形成的间隔层176早被移除。可以依据实际状况设定栅极电极168的高度155和半导体鳍片108的高度114，使得当半导体鳍片108的间隔层大致上被移除时，栅极电极168的间隔层176大体上能保持完整无损，如同图6E所示。依据其它实施例，半导体鳍片108的间隔层被移除，而栅极电极168的侧壁182处所残留的间隔层较图中所示的间隔层176明显为小，且没有延伸到栅极电极168的上表面174。依据另一实施例，间隔层176延伸至栅极电极168的上表面174，且半导体鳍片108侧壁处也还残留着较小的间隔层。
间隔层形成之后，继之执行选择性外延成长制程，以使得半导体鳍片108的源极/漏极区域178和180得以增加。宽度112和高度114得以增加。选择性外延成长制程可以执行于暴露出来的半导体鳍片108的源极/漏极区域178和180，亦即，其执行于上表面180和没有被上述间隔层遮蔽的侧壁110。选择性外延成长制程可以借由CVD制程为之，使得于半导体鳍片108的源极/漏极区域178和180、以与栅极电极168的上表面174造成外延成长，以分别形成外延层184和186，参见图6F。该外延生长制程也可以用来将掺杂物整合于源极/漏极区域中。尤其是当其在外延生长制程中未被整合时，也可以执行离子布植制程，以额外对源极/漏极区域178和180进行掺杂。可以使用传统的低能量离子布植制程，对源极/漏极区域进行浅注入深度的掺杂物注入。也可以执行金属硅化制程，使得于半导体鳍片108的源极/漏极区域178和180、以与栅极电极168的上表面174上形成金属硅化层。传统的图案化制程可用于在进行NMOS晶体管布植时，遮蔽PMOS晶体管，或是在进行PMOS晶体管布植时，遮蔽NMOS晶体管。并以后续的传统制程方法，来制作多栅极晶体管和其它装置的连线，以形成有功能的半导体装置。
图7显示依据本发明另一实施例形成栅极电极的方法的流程图。图7所示的方法中的操作步骤和图4相同，但其执行顺序不同，亦即，平坦化制程(步骤S413)在掺杂物注入(步骤S409)及退火制程(步骤S411)之前执行。整个方法中各步骤执行的顺序是如图7所示，该方法可以适用于双栅极晶体管、三栅极晶体管及Ω场效晶体管。图8A至图8G则显示图7中各部分结构的横截面图。
步骤401提供绝缘硅(SOI)基底。参见图8A，半导体层102是形成于绝缘层104上，而绝缘层104则形成于基底106上。
步骤403形成半导体鳍片。参见图8B，将图8A中所示的半导体层102施以图案化制程处理，以形成半导体鳍片108。
步骤405形成栅极介电质层。继之，如图8C所示，在半导体鳍片108上形成栅极介电质层120。
步骤407形成栅极材质。如图8D所示，在图8C所示的结构上形成栅极材质124。
继之，步骤413执行平坦化制程，如图8E中所示，此举可以使得栅极介电质120较不会遭到掺杂物渗透。若栅极介电质含有含氮层的时候，其对于掺杂物渗透也会较有抗力。依据本实施例，栅极介电质120可以包含氮化硅层或氮氧化硅层。依据实施例，栅极介电质120可以为设于氧化硅层上的氮化硅层。若在栅极介电质120形成时，其并未包含氮，则可以另外对图8C所示的结构执行氮化制程，以增进其对于掺杂物渗透的抗力。该氮化制程可以是在一含氮环境中进行的退火制程。
该平坦化制程是可以化学机械研磨制程为之。参见图8E，其包含平坦的表面192和高度155。图8E中显示留下的未经掺杂的栅极材质124，并以虚线表示出被移除的部分。
步骤409将掺杂物注入栅极材质，步骤411执行退火制程步骤。该掺杂物注入制程是可以使用离子布植为之，如图8F中箭头138所示。其亦可以借由等离子浸没制程为之。依据实际状况设定注入能量及离子布植的其它制程参数，以产生注入深度198，并使得掺杂物浓度峰值的位置200位于半导体鳍片之上。如此一来，峰值位置200和栅极材质/栅极介电质的介面202之间的距离，较其和栅极材质/栅极介电质的介面204之间的距离为短。因此，含氮的栅极介电质120在介面202处，对于掺杂物渗透的抗力较大。
依据图8G，经过退火制程处理之后，掺杂的栅极材质154具有平坦的上表面156。继之，步骤415定义栅极电极，步骤417于该半导体鳍片中形成源极和漏极。其对应的说明文字及图式参见图6A至图6F。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下2鳍片4绝缘体6鳍片宽8栅极电极10基底12侧壁14栅极介电质16蚀刻掩膜18鳍片高20顶面24切口28切口34表面38掩膜物质40上表面42较小厚度区域44较大厚度区域46掩膜板48不透明区域50透明区域52台阶54光致抗蚀剂物质56较窄部分58未遮蔽部分62栅极电极63垂直部分
64较窄部分65栅极宽度66区域67栅极宽度102半导体层104绝缘层106基底108半导体鳍片110侧壁112鳍片宽度114鳍片高度116上表面120栅极介电质层122厚度124栅极材质128上表面130峰部132谷部134阶高138离子布植方向140峰值位置146注入深度148上介面150上表面154掺杂的栅极材质155高度156上表面
158区块160掩膜物质162图案化掩膜物质164宽度166厚度168栅极电极172宽度174顶面176间隔层178区域180区域182侧壁184外延层186外延层192表面198注入深度200峰值位置202介面204介面
权利要求
1.一种在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于所述在半导体装置的多栅极晶体管上形成栅极电极的方法包括提供基底，其包含设于绝缘层上的半导体鳍片，及该半导体鳍片上形成的栅极介电质；于该栅极介电质及该半导体鳍片上形成栅极材质，其形成的上表面不平坦；将掺杂物注入该栅极材质中；掺杂物注入之后，执行退火制程以活化该栅极材质的掺杂物；以及执行平坦化制程使得该上表面平坦化。
2.根据权利要求1所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于该平坦化制程是接续于注入和退火制程之后执行。
3.根据权利要求1所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于该平坦化制程是于注入和退火制程之前执行。
4.根据权利要求1所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于进一步将该栅极材质图案化，以产生包含该平坦化上表面且横跨该半导体鳍片的栅极电极。
5.根据权利要求4所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于进一步于该半导体鳍片跨于该栅极电极两边的两端分别形成源极与漏极区域。
6.根据权利要求5所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于进一步于该栅极电极的两侧形成间隔层，并于该栅极电极、该源极区域、及该漏极区域其中至少一个形成金属硅化层。
7.根据权利要求4所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于进一步包含于该栅极电极的侧边形成间隔层；于该半导体鳍片暴露出的部分形成选择性外延；以及于该半导体鳍片跨于该栅极电极两边的两端分别形成源极与漏极区域。
8.根据权利要求4所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于该图案化步骤于该栅极材质上形成图案化的掩膜层，并将该栅极材质未被该图案化掩膜层遮蔽的部分施以蚀刻处理。
9.根据权利要求8所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于进一步将掺杂物注入该半导体鳍片中，使得于该图案化掩膜层移除之前，于该半导体鳍片中形成源极和漏极。
10.根据权利要求1所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于形成栅极材质的步骤包含形成顺应性的膜。
11.根据权利要求1所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于该半导体鳍片是延伸于该绝缘层上，且其高度大于其宽度。
12.根据权利要求1所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于该基底包含形成于该半导体鳍片上表面的掩膜层，且该栅极材质更形成于该掩膜层上。
13.根据权利要求1所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于该栅极材质是覆盖该半导体鳍片的侧壁及顶部。
14.根据权利要求1所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于该绝缘层具有凹陷部，其切入该半导体鳍片并造成一切口，且该栅极材质是填充于该切口中。
15.根据权利要求1所述的在半导体装置的多栅极晶体管上形成栅极电极的方法，其特征在于该栅极材质经过该平坦化制程处理后，其高度高于该半导体鳍片高度。
全文摘要
本发明涉及一种在半导体装置的多栅极晶体管上形成栅极电极的方法。该方法首先提供基底，其包含设于绝缘层上的半导体鳍片，及该半导体鳍片上形成的栅极介电质。并于该栅极介电质及该半导体鳍片上形成栅极材质，其形成的上表面不平坦。再将掺杂物注入该栅极材质中，并执行退火制程以活化该栅极材质的掺杂物。继之，执行平坦化制程使得该上表面平坦化。
文档编号H01L21/84GK1716542SQ20051006443
公开日2006年1月4日 申请日期2005年4月15日 优先权日2004年4月16日
发明者杨育佳, 陈豪育, 杨富量, 胡正明 申请人:台湾积体电路制造股份有限公司