专利名称：半导体集成电路、形成其的方法和调节其电路参数的方法
技术领域：
本发明涉及具有多晶硅熔丝的、能够通过提供编程电流进行编程的半导体集成电路和形成其的方法。本发明还涉及调节半导体集成电路的电路参数的方法。
背景技术：
为了调节半导体集成电路中的电阻或者其他参数，使用了诸如齐纳击穿(zaner-zap)型反熔丝或者多晶硅熔丝的器件。
多晶硅熔丝由电阻器图形形成，其由多晶硅膜形成。利用通过提供在该电阻器图形两端处的电极向该电阻器图形提供过量电流或者编程电流而产生的热量，该熔丝被熔断或被编程。
传统上，需要高电压和高电流来熔断熔丝。因此，提出了多种技术用以降低所需用于熔断和编程多晶硅熔丝的电压或电流中的一个或者此两者。
专利文献1(日本公开专利55-180003)公开了一种多晶硅熔丝存储器。氧化熔丝的表面减小了多晶硅熔丝的厚度和宽度，该多晶硅熔丝由用于形成栅电极的相同的多晶硅膜形成。
专利文献2(日本公开专利59-68946)公开了一种跨越梯形区域的多晶硅熔丝图形。该多晶硅熔丝在该梯形区域上具有高电阻部分，其中使熔丝图形比其他部分更薄并且具有更高的电阻。
专利文献3(日本公开专利63-246844)提出了，使用经由中间层电介质膜跨越第一层多晶硅图形的第二层多晶硅图形形成熔丝。电流集中到形成在跨越第一层多晶硅图形的阶梯式区域处的第二层多晶硅图形中的薄的部分中。
专利文献4(日本公开专利4-97545)提出了，通过具有弯曲区域的多晶硅图形形成熔丝。其进一步提出了，在熔丝下面的场电介质膜的表面上，在该弯曲区域的内部部分下面，形成凹陷区域。由此，电流集中到弯曲区域中的某一位置，在该位置，凹陷区域处的阶梯上面的多晶硅膜的厚度减小。
专利文献5(日本公开专利4-373147)提出了，在熔丝体的中心形成掺杂了硼的高电阻区域，该熔丝体由掺杂磷的多晶硅膜形成。由此，热生成集中在高电阻区域，而不使熔丝的全部电阻过高。
专利文献6(美国专利No.5420456)提出了，在由多晶硅形成的熔断体(fuse link)中形成弯曲区域。由此，电流集中于该弯曲区域。
专利文献7(日本公开专利2000-40790)公开了这样的多晶硅熔丝，其具有具有小的横截面积的区域，以及在该具有小的横截面积区域两侧的具有大的横截面积的区域。该专利提出了，将电极配置在具有大的横截面积的区域中，其与具有小的横截面积的区域隔开一定的距离。
专利文献8(美国专利No.5969404)公开了一种由多晶硅层和在该多晶硅层上面的硅化物层层叠形成的可编程电阻器。在施加编程电流之前，该可编程电阻器具有由硅化物层的电阻确定的低的电阻。另一方面，通过施加编程电流，在该硅化物层中形成了断开的区域，并且该可编程电阻器变为具有由多晶硅层电阻和硅化物层电阻之比确定的高的电阻。
作为多晶硅层的电阻的示例，专利文献8公开了1000Ω/sq(欧姆/平方)的值。
上文所述的大部分专利文献提出了，通过修改熔丝的形状以将电流集中于特定区域，降低所需用于熔断(destroy)熔丝的电压和/或电流。上文所述的传统的多晶硅熔丝通常由具有相对低的电阻的多晶硅膜形成。例如，在专利文献1至7中公开的多晶硅膜的最高电阻为100Ω/sq(参见专利文献7)。
专利文献8公开了1000Ω/sq的多晶硅层的表面电阻(sheetresistance)。然而，在专利文献8中公开的熔丝具有分层的结构，其包括多晶硅层和在该多晶硅层上面的硅化物层。而且，在专利文献8中公开的熔丝中，施加编程电流仅使硅化物层断开而未使多晶硅层断开。
即，在专利文献8中公开的可编程电阻器不是多晶硅熔丝，其由未层叠有硅化物膜多晶硅膜形成。该多晶硅熔丝与专利文献8中公开的可编程电阻器不同。例如，在多晶硅熔丝中(1)熔丝在其熔断之前的电阻由多晶硅层的电阻确定；和(2)施加过量的电流使多晶硅层熔断或者断开。
因此，在专利文献8中公开的多晶硅层的电阻值不能被用作用于确定多晶硅膜的电阻以形成多晶硅熔丝的基准。
而且，专利文献5公开了，在熔丝体的中心形成高电阻区域。然而，专利文献5教导了，在熔丝的整个面积中掺杂了磷，其具有1020至1021cm-3的浓度，并且仅在熔丝体的中心形成了高电阻区域。因此，该高电阻区域以外的多晶硅膜的表面电阻被认为小于专利文献7中公开的值。
换言之，专利文献5公开了，使用低电阻多晶硅膜形成熔丝，并且仅在熔丝体的中心形成高电阻区域。
发明内容
所要解决的问题如上文所述，在此之前，熔丝通常由具有相对低的电阻的多晶硅膜形成。因此，熔丝的电阻是低的。由于多晶硅熔丝的电阻是低的，因此需要高电流来产生足够的热量以熔断该熔丝，除非对熔丝的形状进行修改。
如果需要高电流，则需要大的面积来配置电路以提供该电流。另一方面，对熔丝形状的修改需要大的面积来配置该熔丝。因此，在以上两种情况的任一情况中，包括该熔丝的半导体集成电路的面积变成大的。
而且，当从半导体集成电路的外部提供编程电流时，该电流还流入其上安装了该半导体集成电路的基片上的导线。因此，当基片上的导线的电阻是高的时候，难于自半导体集成电路的外部提供足够的编程电流。
例如，用于驱动LCD(液晶显示器)面板的半导体集成电路安装在玻璃板上，该玻璃板对于该LCD面板是共用的。玻璃基片上的导线通常由透明电极膜形成，其具有高的电阻。因此，难于提供足够的电流以熔断安装在玻璃基片上的半导体集成电路中的熔丝。
本发明的一个示例性的目的在于解决上文提及的问题，并且提供一种半导体集成电路，其包括能够通过低电流进行编程的熔丝。本发明的另一示例性目的在于提供一种方法，其通过经由具有高电阻的导线提供编程电流，调节半导体集成电路的电路参数。
用于解决该问题的手段为了解决上文提及的问题，根据本发明的多种示例性实施例提供了一种包括熔丝的半导体集成电路。该熔丝可以通过提供编程电流进行编程，并且包括由多晶硅膜形成的多晶硅图形。该多晶硅图形包括电极区域和该电极区域之间的电阻器区域，并且至少是除去相邻于电极区域的末端部分以外的电阻器区域部分具有1.7至6kΩ/sq的表面电阻。
根据多种示例性实施例，熔丝的电阻可以不低于约3kΩ。
根据多种示例性实施例，电阻器区域的每个末端部分可以具有第一宽度，并且直接连接到或者通过锥形区域连接到具有大于该第一宽度的第二宽度的电极区域。
根据多种示例性实施例，半导体集成电路可以进一步包括由具有1.7至6kΩ/sq的表面电阻的多晶硅膜形成的电阻器元件。
为了解决上文提及的问题，根据本发明的多种示例性实施例提供了一种安装在具有透明电极膜的基片上的半导体集成电路。该半导体集成电路包括熔丝，其包括由多晶硅膜形成的多晶硅图形。该多晶硅图形包括电极区域和该电极区域之间的电阻器区域，通过经由透明电极膜形成的外部导线自该半导体集成电路外部提供编程电流，可对该熔丝进行编程，并且至少是除去相邻于电极区域的末端部分以外的电阻器区域部分具有1.7至6kΩ/sq的表面电阻。
根据多种示例性实施例，透明电极膜可以是氧化铟锡、氧化铟锌和氧化铟锡锌中的一个。
为了解决上文提及的问题，根据本发明的多种示例性实施例提供了一种形成包括包含多晶硅图形的多晶硅熔丝的半导体集成电路的方法。该方法包括在半导体基片的表面上形成多晶硅膜，构图该多晶硅膜以形成多晶硅图形，用以包括电极区域和该电极区域之间的电阻器区域，在构图之前或之后对至少该电阻器区域进行掺杂，以具有1.7至6kΩ/sq的表面电阻，和在构图之前或之后，以比对电阻器区域更重的方式对电极区域进行掺杂，而不对电阻器区域进行掺杂。
为了解决上文提及的问题，根据本发明的多种示例性实施例提供了一种调节半导体集成电路的电路参数的方法。该方法包括将包括由多晶硅膜形成的多晶硅图形的熔丝集成到半导体集成电路中；将该半导体集成电路安装在具有由透明电极膜形成的外部导线的基片上；和，通过经由该外部导线向熔丝提供编程电流，对该熔丝进行编程。该多晶硅图形包括电极区域和该电极区域之间的电阻器区域，并且至少是除去相邻于电极区域的末端部分以外的电阻器区域部分具有1.7至6kΩ/sq的表面电阻。
本发明的效果根据多种示例性半导体集成电路，增加用于形成熔丝的多晶硅膜的表面电阻降低了所需用于对多晶硅熔丝进行编程的电流。因此，可以减小所需用于配置电路以提供该编程电流的面积，并且可以减小半导体集成电路的面积。
而且，通过对熔丝进行编程，即使经由具有高电阻的导线自半导体集成电路外部提供编程电流，也可以确保对半导体集成电路的电路参数进行调节。
图1示出了根据本发明集成到示例性半导体集成电路中的示例性多晶硅熔丝的示意图。
图2是利用图1所示示例性多晶硅熔丝的一比特存储器电路的示例性构造。
图3是示出了包括驱动器IC的示例性液晶显示设备的示意图，该驱动器IC包括图1所示的示例性多晶硅熔丝。
图4示出了所需用于对图1所示的多晶硅熔丝进行编程的电压、电流和功率相对于用于形成该熔丝的多晶硅膜的表面电阻的关系的曲线图。
参考数字10、32多晶硅熔丝12多晶硅图形14a、14b金属导线16a、16b电极区域18电阻器区域20接触孔30存储器电路40写电路36反相器38、42PMOS晶体管40、46电阻器元件44NMOS晶体管50液晶显示器面板52液晶54a、54b玻璃板56a、56b导线58半导体集成电路具体实施方式
现在，将参考附图详细地描述根据本发明的多种示例性半导体集成电路。
图1是示出了根据本发明的示例性半导体集成电路的一部分的示意图。根据多种示例性实施例，根据本发明的半导体集成电路包括多晶硅熔丝10，通过施加过量电流或者编程电流可以使该多晶硅熔丝10熔断或编程。
该多晶硅熔丝10包括多晶硅图形12，其由第二层多晶硅膜形成，其与用于形成晶体管栅电极的多晶硅膜不同。该多晶硅熔丝10进一步包括金属导线14a和14b，其用作电极，用以向该多晶硅图形提供用于熔断多晶硅熔丝的电压或者电流。
多晶硅图形12形成于下面的绝缘膜(在图中未示出)上，该绝缘膜形成于半导体基片(在图中未示出)的表面上面。多晶硅图形12包括配置在图中的左侧和右侧的电极区域16a和16b，以及在该电极区域16a和16b之间的电阻器区域18。该电阻器区域18具有小于电极区域16a和16b宽度(图1中垂直方向上的尺寸)的宽度，并且其基本上在电极区域16a和16b之间笔直延伸。
在图1中示出的示例性实施例中，电阻器区域18具有1.0μm的宽度和2.5μm的长度(沿图1中水平方向的尺寸)，和200nm的厚度(垂直于图1的图面的尺寸)。
在图1中示出的示例性实施例中，电阻器区域18轻度掺杂了磷，并且具有2.0kΩ/sq的表面电阻。另一方面，电极区域16a和16b重度掺杂了磷，并且具有较低的电阻。
中间层电介质膜(在图中未示出)形成于多晶硅图形12上面。在电极区域16a和16b上面的中间层电介质膜部分处，形成了接触孔20。而且，金属导线14a和14b形成于中间层电介质膜上面。金属导线14a和14b通过填充在各自接触孔20中的堵塞物连接到各自的电极区域16a和16b，该堵塞物由钨形成。
当接触孔20的尺寸足够大时，也可以在不使用堵塞物填充接触孔的情况下将金属导线14a和14b连接到电极区域16a和16b。在以上两种情况的任一情况中，金属导线14a和14b可以连接到具有低接触电阻的电极区域16a和16b，这是因为电极区域16a和16b是重度掺杂的。
根据多种示例性实施例，在施加编程电流之前的初始状态中，金属导线14a和14b通过多晶硅图形12连接。因此，多晶硅熔丝10处于传导状态。
在图1中示出的示例性实施例中，多晶硅熔丝10在其被熔断之前具有约3.5kΩ的电阻。如上文所解释的，电极区域16a和16b是重度掺杂的并且具有低的电阻。而且，金属导线14a和14b同电极区域16a和16b之间的接触电阻是低的。因此，多晶硅熔丝10的电阻实际上与电阻器区域18的电阻相同。
在施加编程电流之后，电阻器区域18烧断并且断开。因此，多晶硅熔丝10变为开路状态或者非传导状态。
在图1中示出的示例性多晶硅熔丝10中，基本上电阻器区域18的整个部分具有恒定的掺杂剂浓度和恒定的表面电阻。即，多晶硅熔丝10的电阻器区域18由具有2.0kΩ/sq的高表面电阻的多晶硅膜形成。
相反地，在专利文献5中公开的多晶硅熔丝中，熔丝体的几乎整个部分(其对应于图1中所示的电阻器区域18)由具有低表面电阻的重度掺杂的多晶硅膜形成。即，仅使熔丝体的中心部分具有高的电阻。
由于电阻器区域18由具有高表面电阻的多晶硅膜形成，因此图1中示出的示例性多晶硅熔丝10具有比传统熔丝的电阻更高的电阻。熔丝的较高的电阻增加了由相同的电流产生的热量。因此，根据多种示例性实施例，该熔丝可以通过较小的电流熔断。
而且，使用高电阻多晶硅膜形成电阻器区域18的整个部分能够减小所需用于熔断熔丝10的电功率(电流×电压)。
在图1中示出的示例性多晶硅熔丝10中，不仅电阻器区域18的中心区域(其将被烧断)具有高的电阻，而且该中心部分两侧的部分也具有高的电阻。因此，主要由自由载流子实现的热传导确定的两侧部分的热阻也是高的。结果，抑制了通过中心部分两侧的部分向金属导线14a和14b的热流动。因此，降低了所需用于使电阻器区域18的中心部分到达所需用于烧断的温度的热生成量。
实践中，通过电极区域16a和16b中重度掺杂的掺杂剂的扩散，可能增加电阻器区域18的末端部分中的杂质浓度。在该情况中，仅有除去相邻于电极区域的末端部分的电阻器区域18的主要部分具有高的表面电阻。
例如，在使用具有低扩散系数的砷掺杂电极区域16a和16b时，多晶硅熔丝10具有约5kΩ的电阻。该值基本上与通过电阻器区域18的尺寸和用于形成该电阻器区域的多晶硅膜的表面电阻计算的值相同。
另一方面，例如，在使用具有高扩散系数的磷掺杂电极区域16a和16b时，熔丝10的电阻是约3.5kΩ。该值小于所计算的值。即使在熔丝的电阻由于杂质自电极区域16a和16b扩散而减小的情况中，通过适当地设置电阻器区域的尺寸和多晶硅膜的表面电阻，仍可以使该熔丝的电阻是足够高的。因此，示例性的熔丝可以通过低的电流或者低的功率熔断。
根据多种示例性实施例，多晶硅图形12的形状不限于图1中示出的形状。相反，多晶硅图形12可以形成为如前面所提出的任何形状和尺寸。
例如，不是必需将电阻器区域18形成为笔直的形状，而是可以使其形成为具有弯曲的部分。而且，不是必需将电阻器区域18形成为具有固定的宽度，而是可以使其形成为具有凹陷的部分，其具有比剩余部分更窄的宽度。当使电极区域16a和16b形成为宽于电阻器区域18时，可以提供在它们之间改变宽度的锥形区域。
优选地，电阻器区域18可以具有在约1.7至6kΩ/sq范围中的表面电阻。如上文所解释的，较高的表面电阻可以优选地用于减小所需用于熔断熔丝的电流和功率。然而，过度高的表面电阻增加了表面电阻的变化，并且降低了熔丝的编程产出量。而且，多晶硅熔丝可以优选地具有等于或者高于约3kΩ的电阻。
包括多晶硅熔丝的该示例性半导体集成电路可以通过将用于形成多晶硅图形12的若干步骤添加到用于形成例如CMOS逻辑半导体集成电路的传统制造工艺中而形成。
可以使用用于形成晶体管栅电极的相同多晶硅膜形成熔丝。然而，通常优选的是，使用高于用于形成栅电极的层的多晶硅膜的层形成熔丝。
在使用用于形成栅电极的相同多晶硅膜形成熔丝时，在淀积该多晶硅膜之后，使用掩模对用于形成栅电极的膜部分进行重度掺杂。另一方面，通过使用单独的掩模，用于形成熔丝的膜部分轻度掺杂了例如磷，以具有1.7至6kΩ/sq的表面电阻。
可以仅对用于形成熔丝电阻器区域的部分执行轻度掺杂。然而，通常对用于形成电阻器区域和电极区域的部分均进行轻度掺杂。通过使用不同的掩模，需要重度掺杂的电极区域被进一步掺杂了例如磷或砷。通过使用共用掩模，电极区域的重度掺杂可以与用于形成栅电极的部分的掺杂同时执行。随后，将多晶硅膜构图为所需用于栅电极和熔丝的形状。
当较高层的多晶硅膜用于形成熔丝时，在不使用掩模的情况下，对整个的多晶硅膜可以执行用于将电阻器区域的表面电阻调节到约1.7至6kΩ/sq的例如磷的掺杂。约1.7至6kΩ/sq的电阻还适用于形成电阻器元件。因此，即使在相同的多晶硅膜还用于形成电阻器元件的情况中，也可以在不使用掩模的情况下执行掺杂。
根据多种示例性实施例，当相同的多晶硅膜用于形成熔丝和电阻器元件时，相比于专利文献5中公开的熔丝的情况，可以使用更少的掩模形成多晶硅熔丝。即，不需要用于在熔丝体的中心部分中掺杂硼的另外的掩模。
还可以使用掩模对用于形成熔丝的部分进行选择性地掺杂，用以调节表面电阻，使之适合于多晶硅熔丝的电阻器区域。例如，当相同的多晶硅膜用于形成其他的元件时，该选择性的掺杂是必要的。单独的掩模被用于电极区域中的例如磷或者砷的重度掺杂。然而，使用共用掩模，该重度掺杂可以与对电阻器元件电极区域的掺杂同时执行。
在掺杂步骤之后，将多晶硅膜构图为所需用于熔丝、电阻器元件和其他元件的形状。
在以上两种情况的任一情况中，可以使用已知的离子注入技术进行轻度和重度掺杂。掺杂和构图步骤的顺序不是固定的。即，对电阻器区域的轻度掺杂或者对电阻器区域和电极区域这两者的轻度掺杂、对电极区域的重度掺杂、以及构图可以以任意的顺序进行。
换言之，在构图之前或之后，通过执行至少对电阻器区域的轻度掺杂和对电极区域选择性的重度掺杂(即没有对电阻器区域掺杂)中的每一个，可以形成包括轻度掺杂电阻器区域18和重度掺杂电极区域16a和16b的多晶硅图形12。
在上述示例性方法中，可以是n型掺杂剂的磷或砷用于掺杂电阻器区域18和电极区域16a和16b。然而，也可以使用诸如硼的p型掺杂剂掺杂电阻器区域18或电极区域16a和16b。在上述两种情况的任何一种中，电阻器区域18和电极区域16a和16b被掺杂，以具有相同的传导类型。
在多晶硅膜的掺杂和构图之后，形成中间层电介质膜用以覆盖整个多晶硅图形12，并且在该中间层电介质膜中形成了接触孔20，用以将电极区域16a和16b连接到金属导线14a和14b。
下面，作为多晶硅熔丝的示例性应用，将解释示例性的存储器电路。
图2示出了包括多晶硅熔丝的示例性的一比特存储器电路。图2中示出的存储器电路30包括在根据本发明的半导体集成电路中。存储器电路30包括多晶硅熔丝32、对多晶硅熔丝32进行编程的写电路34、和反相器36。
多晶硅熔丝32具有图1中示出的构造。多晶硅熔丝32连接在反相器36的输入端子和地GND之间。
写电路34提供了用于写和编程多晶硅熔丝32的熔断电压和电流。写电路34包括P型MOS晶体管(PMOS)38和电阻器元件40。PMOS 38的源极连接到高电压电源Vdd1，而PMOS 38的漏极连接到反相器36的输入端子。而且，选择信号A输入到PMOS 38的栅极。电阻器元件40连接在Vdd1和PMOS 38的栅极之间。
反相器36包括PMOS 42、N型MOS晶体管(NMOS)44和电阻器元件46。PMOS 42和NMOS 44的源极分别连接到低电压电源VDD和地GND。PMOS 42和NMOS 44的漏极连接到输出端子OUT。PMOS42和NMOS 44的栅极是联接的，以形成反相器36的输入端子。电阻器元件46连接在电源VDD和反相器36的输入端子之间。
在存储器电路30中，电阻器元件46的电阻远大于多晶硅熔丝32在其熔断前的电阻，即，处于初始(传导)状态的多晶硅熔丝的电阻。因此，在多晶硅熔丝32熔断之前，反相器36的输入端子的电位(其由电阻器元件46和多晶硅熔丝32之间的分压确定)处于LOW电平。因此，输出端子OUT处于HIGH电平，其是由VDD提供的电压电平。
为了熔断和编程多晶硅熔丝，选择信号A被设置为LOW电平，并且PMOS 38导通。因此，具有足够用于熔断的电压和电流的电功率自高电压电源Vdd1提供给多晶硅熔丝32。由此，多晶硅熔丝32熔断并且变化到开路状态。结果，反相器36的输入端子的电位变为HIGH电平，且输出端子OUT变为LOW电平。
高电压电源Vdd1是例如焊盘电极(pad electrode)，向其提供了用于熔断熔丝32的电功率。当多个存储器电路30包括在半导体集成电路中时，高电压电源Vdd1由多个存储器电路30所共用。另一方面，VDD是，例如3.3V的电源，用于操作反相器36和集成在半导体集成电路中的其他电路。
由选择信号A选择多个存储器电路中的每一个，该选择信号A可在半导体集成电路中产生。在示例性存储器电路30中，选择了接收LOW电平选择信号A的电路。并且，在每个所选存储器电路30中，具有用于熔断的电压和电流的电功率通过PMOS 38自电源Vdd1提供给多晶硅熔丝32。
如上文所解释的，使用多晶硅熔丝32构建了示例性的一比特存储器电路30。存储器电路30的输出可用于多种目的。例如，通过一个或者多个存储器电路30的输出信号可以调节集成在半导体集成电路中的电路的多种电路参数。
下面，作为多晶硅熔丝的另一示例性应用，将解释示例性的液晶显示器。
图3是示出了根据本发明的包括多晶硅熔丝的示例性半导体集成电路58的示意图，该半导体集成电路58安装在液晶显示器面板50上。
图3中示出的液晶显示器面板50具有这样的构造，其中液晶52注入在两个玻璃板54a和54b之间。薄膜晶体管(TFT，在图中未示出)以及导线56a和56b形成在玻璃板54a之一的表面上，其在图上是下面的玻璃板。该TFT控制每个图像元件中的液晶的极性，由此显示图像。
导线56a和56b由氧化铟锡(ITO)膜形成。该ITO膜是半透明膜，并且通常用作液晶及其他显示设备中的透明电极膜。其他材料的膜，诸如氧化铟锌(IZO)和氧化铟锡锌(ITZO)也可以用作透明电极膜。
半导体集成电路58是驱动器IC，其控制液晶显示器50。驱动器IC 58面朝下安装在下玻璃板54a的表面上，并且连接到导线56a和56b。即，液晶显示器面板50的下玻璃板54a还用作用于安装驱动器IC 58的基片。
图上左侧的导线56a将来自驱动器IC 58的信号传送到形成在下玻璃板54a表面上的TFT。图上右侧的导线56b将来自显示器50外部的信号传送到驱动器IC 58和向驱动器IC 58提供电源电位。
驱动器IC 58包括具有图1所示结构的多晶硅熔丝。该多晶硅熔丝用于调节多种电路参数，诸如，驱动器IC 58中的电阻值和电容值。通过经由图上右侧的导线56b提供具有足够用于熔断熔丝的电压和电流的电功率，可以对每个熔丝进行编程，并且可以使每个熔丝从传导状态变化到非传导状态。
这里，由ITO膜形成的导线56a和56b具有高的电阻。因此，如果使用需要高的编程电流的传统的多晶硅熔丝，则由于导线56b中的大的压降，难于通过自驱动器IC 58的外部经由导线56b提供电功率来熔断熔丝。
另一方面，根据多种示例性实施例，熔丝的电阻是高的，并且熔丝可以通过小电流熔断。因此，熔丝可以容易地熔断，并且即使由ITO形成的导线56b的电阻是高的，仍可以确保熔断熔丝。
实施例1使用具有2.0kΩ/sq的表面电阻的多晶硅膜，形成了具有图1所示结构的多晶硅熔丝。测量了所需用于对十个这样的熔丝进行编程的电压和电流。熔丝在熔断之前的电阻是约3.5kΩ。所需用于对熔丝进行编程的平均电压和电流分别是约8.8V和2.6mA。全部十个熔丝可被编程，即，可以熔断并转换到非传导状态。
该结果指出了图1所示的多晶硅熔丝可以通过足够低的编程电流进行编程。
测得的编程电流良好地处于可通过由透明电极膜形成的导线自半导体集成电路外部提供的范围内。
另一方面，测得的编程电压高于通常使用的逻辑半导体集成电路的电源电压(例如，3.3V)。测得的电压也高于通常用于逻辑半导体集成电路中的晶体管的击穿电压。因此，为了集成到操作于低电源电压的半导体集成电路中，需要具有较低编程电压的熔丝。
因此，应当提及，根据本示例性实施例的多晶硅熔丝不是必需适于集成到任何类型的半导体集成电路中。然而，在驱动器IC 58的情况中，除了例如3.3V的低电源电压以外，也提供了例如18V的高电源电压，以便于输出高电压输出信号以驱动液晶。该高电源电压可用于对熔丝进行编程。而且，使用用于驱动液晶的高击穿电压晶体管，可以构建图2所示的写电路34。
因此，需要低熔断电流和相对高的熔断电压的示例性多晶硅熔丝特别适用于集成到这样的半导体集成电路中，即向该半导体集成电路提供了等于或者高于例如10V的电源电压。
然而，应注意，通过例如调节多晶硅图形12的尺寸，即使使用了具有相同表面电阻(2.0kΩ/sq)的多晶硅膜，仍可以降低编程电压。例如，通过将多晶硅图形12的长度减小到2.0μm，将编程电压减小到约7.0V。在该情况中，熔丝的电阻约为2.8kΩ。编程电流稍微增加到约3.5mA。
在对熔丝进行编程之后，没有观察到对覆盖电阻器区域18的中间层电介质膜或者较高层上的中间层电介质膜的不利影响。因此，不是必需添加用于移除电阻器区域18上的中间层电介质膜的步骤。
实施例2
下面，使用具有多种表面电阻的多晶硅膜，形成了具有图1所示结构的熔丝，并且测量了这些熔丝的编程电压和电流，即所需用于熔断多晶硅熔丝的电压和电流。图4是示出了测量结果的曲线图。在表1中也总结了测量结果。
图4的曲线和表1示出了熔丝电阻随着多晶硅膜表面电阻的增加而增加。例如，当多晶硅膜的表面电阻等于或者高于1.7kΩ/sq时，熔丝电阻等于或者高于约3kΩ。多晶硅膜表面电阻的增加还增加了编程电压并减小了编程电流。
例如，当多晶硅膜的表面电阻是1.7kΩ/sq时，编程电流是约3.5mA，其小于关于160Ω/sq的表面电阻的值(11.7mA)的约1/3。当表面电阻增加到2.0kΩ/sq时，编程电流进一步减少到约2.6mA，其小于关于160Ω/sq的表面电阻的值的约1/4。
而且，所需用于编程的功率也随着多晶硅膜表面电阻的增加而减少。例如，当多晶硅膜表面电阻是1.7kΩ/sq和2.0kΩ/sq时，编程功率分别是约27mW和约23mW。这些值是关于160Ω/sq的表面电阻的值(42mW)的约64％和55％。如前面所提到的，所需用于编程的功率的减少减小了对中间层电介质膜和钝化膜的损害。
图4的曲线和表1还指出了，当多晶硅膜表面电阻增加到超过2.0kΩ/sq时，编程电流和功率没有明显减少。减小掺杂量可以进一步增加多晶硅膜表面电阻。然而，当表面电阻增加到超过例如6kΩ/sq时，表面电阻的可控能力降低，并且表面电阻的变化增大。因此，实践中，优选的是，将多晶硅膜的表面电阻设置在约1.7至6kΩ/sq之间。
改变多晶硅膜的厚度也改变该膜的表面电阻。通常，多晶硅膜的厚度可以设置在约100至400nm的范围内。为了增加表面电阻和减小熔丝的编程电流，约250nm或更小的相对薄的厚度是优选的。
到此为止，通过参考具体的实施例，详细地解释了根据本发明的示例性半导体集成电路。毋庸置言，本发明不限于该特定实施例，并且在本发明的精神内允许多种改进和修改。
如上文所述，根据本发明的示例性多晶硅熔丝特别适于集成到驱动液晶显示器的驱动器IC中。然而，该示例性多晶硅熔丝可以集成到需要对诸如电阻值和电容值的电路参数进行调节的多种半导体集成电路中，只要相对高的编程电流是可接受的。
权利要求
1.一种半导体集成电路，包括可以通过提供编程电流进行编程的熔丝，包括由多晶硅膜形成的多晶硅图形，该多晶硅图形包括电极区域和该电极区域之间的电阻器区域，其中至少是除去相邻于电极区域的末端部分以外的电阻器区域部分具有1.7至6kΩ/sq的表面电阻。
2.权利要求1的半导体集成电路，其中熔丝的电阻不低于约3kΩ。
3.权利要求1或2的半导体集成电路，其中电阻器区域的每个末端部分具有第一宽度，并且直接连接到或者通过锥形区域连接到具有大于该第一宽度的第二宽度的电极区域。
4.权利要求1至3的任何一个的半导体集成电路，进一步包括由具有1.7至6kΩ/sq的表面电阻的多晶硅膜形成的电阻器元件。
5.一种安装在具有透明电极膜的基片上的半导体集成电路，该半导体集成电路包括熔丝，其包括由多晶硅膜形成的多晶硅图形，该多晶硅图形包括电极区域和电该极区域之间的电阻器区域，该熔丝可以通过经由透明电极膜形成的外部导线自该半导体集成电路的外部提供编程电流进行编程，其中至少是除去相邻于电极区域的末端部分以外的电阻器区域部分具有1.7至6kΩ/sq的表面电阻。
6.权利要求5的半导体集成电路，其中熔丝的电阻不低于约3kΩ。
7.权利要求5或6的半导体集成电路，其中电阻器区域的每个末端部分具有第一宽度，并且直接连接到或者通过锥形区域连接到具有大于该第一宽度的第二宽度的电极区域。
8.权利要求5至7的任何一个的半导体集成电路，其中透明电极膜是氧化铟锡、氧化钢锌和氧化铟锡锌中的一个。
9.一种形成包括包含多晶硅图形的多晶硅熔丝的半导体集成电路的方法，该方法包括在半导体基片的表面上形成多晶硅膜；构图该多晶硅膜以形成多晶硅图形，用以包括电极区域和该电极区域之间的电阻器区域；在构图之前或之后对至少该电阻器区域进行掺杂，以具有1.7至6kΩ/sq的表面电阻；和在构图之前或之后，以比对电阻器区域更重的方式对电极区域进行掺杂，而不对电阻器区域进行掺杂。
10.权利要求9的方法，其中执行构图和掺杂，使得熔丝具有不低于约3kΩ的电阻。
11.权利要求9或10的方法，其中执行构图，使得电阻器区域的每个末端部分具有第一宽度，并且直接连接到或者通过锥形区域连接到具有大于该第一宽度的第二宽度的电极区域。
12.权利要求9至11的任何一个的方法，其中半导体集成电路进一步包括电阻器元件；和对电阻器区域的掺杂是与对用于形成该电阻器元件的多晶硅膜部分的掺杂同时执行。
13.一种调节半导体集成电路的电路参数的方法，包括将包括由多晶硅膜形成的多晶硅图形的熔丝集成到半导体集成电路中，该多晶硅图形包括电极区域和该电极区域之间的电阻器区域；将该半导体集成电路安装在具有由透明电极膜形成的外部导线的基片上；和通过经由该外部导线向熔丝提供编程电流，对该熔丝进行编程，其中至少是除去相邻于电极区域的末端部分以外的电阻器区域部分具有1.7至6kΩ/sq的表面电阻。
14.权利要求13的半导体集成电路，其中熔丝的电阻不低于约3kΩ。
15.权利要求13或14的半导体集成电路，其中电阻器区域的每个末端部分具有第一宽度，并且直接连接到或者通过锥形区域连接到具有大于该第一宽度的第二宽度的电极区域。
16.权利要求13至15的任何一个的半导体集成电路，其中透明电极膜是氧化铟锡、氧化铟锌和氧化铟锡锌中的一个。
全文摘要
提供了一种包括可以通过低电流进行编程的多晶硅熔丝的半导体集成电路。公开了包括可以通过提供编程电流进行编程的多晶硅熔丝的示例性半导体集成电路。该熔丝由具有1.7至6kΩ/sq的表面电阻的多晶硅膜形成。结果，该多晶硅熔丝具有高的电阻，并且可以通过低电流进行编程。因此，即使在通过具有高电阻的导线提供编程电流时，仍可以对熔丝进行编程且具有高的产出量。
文档编号H01L21/3205GK1691321SQ20051006504
公开日2005年11月2日 申请日期2005年4月11日 优先权日2004年4月12日
发明者久野勇, 鸨田英明 申请人:川崎微电子股份有限公司