专利名称：半导体集成电路、升压电路和电容器的制作方法
技术领域：
本发明涉及具有电容器的半导体集成电路和升压电路以及电容器。
背景技术：
在NAND型快速存储器等半导体存储器中，在升压电路或读出放大器等各种周边电路中使用电容器。这样的电容器，作为MOS电容器或阱电容器通过与构成存储单元的晶体管相同的工艺在半导体基板上形成。
MOS电容器具有隔着栅绝缘膜在半导体基板或阱上形成的栅极、和以夹住栅极的方式形成的扩散区，通过把电压施加到扩散区，在沟道区形成反相层，并利用该反相层与栅极之间的电容量。
阱电容器具有隔着栅绝缘膜在半导体基板上形成了的阱上形成的栅极，通过把电压施加到该阱，在栅绝缘膜正下方形成储存层，并利用该储存层与栅极之间的电容量。
<专利文献1>
日本特开2003-31805号公报( ～ 栏，图25等)。
发明内容
在作为NAND型快速存储器等半导体集成电路中的电路要素来形成这样的MOS电容器或阱电容器时，由于通过电容器上的信号布线或电源线等布线层、或者其它要因而产生寄生电容，由此，存在着包含电容器的电路的电气特性降低的问题。
本发明正是鉴于这一点而提出的，其目的在于防止在电容器周边产生的寄生电容所引起的特性降低。
本发明第1方面提供的半导体集成电路，在包含电容器的半导体集成电路中，其特征在于在多个电容器串联连接的部分中，上述电容器的至少一部分作为阱电容器来形成。
本发明第2方面提供的半导体集成电路，在包含由半导体层、在该半导体层上形成的电介质层、和在该电介质层上形成的栅极构成的电容器的半导体集成电路中，其特征在于还具有把电源电压升压到预定的升压电压的升压电路，上述升压电路具有连接在电源电压端子与输出电压端子之间的、以二极管方式连接的电荷传送用晶体管；具有第1端子和第2端子，上述第1端子与上述电荷传送用晶体管连接的第1电容器；以及把时钟信号供给到上述第1电容器的上述第2端子的时钟信号供给电路，上述时钟信号供给电路具有第2电容器；以使供给在第1电位与第2电位之间切换的信号的布线层覆盖上述栅极上的方式，来形成上述第2电容器的至少一部分和上述第1电容器。
本发明第3方面提供的升压电路，在具有连接在电源电压端子与输出电压端子之间的、以二极管方式连接的电荷传送用晶体管；具有第1端子和第2端子，上述第1端子与上述电荷传送用晶体管连接的第1电容器；以及把时钟信号供给到上述第1电容器的上述第2端子的时钟信号供给电路的升压电路中，其特征在于上述时钟信号供给电路具有第2电容器，上述第1和第2电容器由半导体层、在该半导体层上形成的电介质层、和在该电介质层上形成的栅极构成，通过布线层把上述时钟信号供给到上述半导体层，与此同时，以使外部与上述栅极之间的寄生电容、与上述电容器的电容构成并联连接的关系、并且，以覆盖上述栅极上的方式，来形成上述布线层。
本发明第4方面提供的电容器，其特征在于具有半导体层；在该半导体层上形成的电介质层；在该电介质层上形成的栅极；以及把在第1电位与第2电位之间切换的信号供给到上述半导体层的布线层，以使外部与上述栅极之间的寄生电容、与上述电容器的电容构成并联连接的关系、并且，以覆盖上述栅极上的方式，来形成上述布线层，与此同时，以覆盖其栅极上的方式形成的部分，是在上述栅极上隔开预定的间隔形成的格子状的布线。
按照本发明第1方面的半导体集成电路，在多个电容器串联连接的部分中，上述电容器的至少一部分作为阱电容器来形成。关于阱电容器，由于阱与半导体基板之间的寄生电容比在MOS电容器的沟道区中形成的反相层与半导体基板之间的寄生电容小，故在上述部分中采用阱电容，由此能够减小对其它电容器的影响。
按照本发明第2方面的半导体集成电路、第3形态的升压电路、和第4形态的电容器，以覆盖上述栅极上的方式来形成布线层，由此，能够使布线层与外部布线之间的寄生电容以使电容器的电容增加的方式而起作用。
图1示出能够应用本发明的实施方式的NAND单元型EEPROM的框图结构。
图2为图1的存储单元阵列101的一个NAND单元部分的平面图。
图3为NAND单元的等价电路图。
图4为图2的A-A′剖面图。
图5为图2的B-B′剖面图。
图6为存储单元阵列101的等价电路图。
图7为行译码器105中，存储单元阵列101的块i的字线控制电路部的结构。
图8为示出数据锁存器兼读出放大器102的具体结构。
图9示出图1中的写入电压发生电路108和中间电压发生电路109的结构。
图10示出VPGM升压电路51和VNWL升压电路53的具体结构。
图11示出作为电容器532、542使用的N阱电容器的结构。
图12示出图11的等价电路图。
图13示出作为电容器532、542使用的MOS电容器的结构。
图14示出图13的等价电路图。
图15示出第2实施方式的电容器的具体结构。
图16为图15的等价电路图。
图17示出该第2实施方式的电容器的平面图。
图18示出第3实施方式的电容器的具体结构。
图19为图18的等价电路图。
具体实施例方式
下面，参照附图，说明本发明的实施方式。
图1示出能够应用本发明第1实施方式的NAND单元型EEPROM的方框结构。如后所述，存储单元阵列101是把非易失性存储单元串联连接起来的NAND单元排列起来而构成的。为了读出该存储单元阵列101的位线数据或保持写入数据，设有读出放大器兼数据锁存器102。
读出放大器兼数据锁存器102与数据输入输出缓冲器106连接。由接受来自地址缓冲器104的地址信号的列译码器103的输出来控制读出放大器兼数据锁存器102与数据输入输出缓冲器106之间的连接。对于存储单元阵列101来说，为了选择存储单元，更具体地说，为了控制控制栅和选择栅，设有行译码器105。为了控制形成存储单元阵列101的P型半导体基板(或P型阱)的电位，设有基板电位控制电路107。
在对存储单元阵列101的已选择的存储单元进行数据写入时，为了产生比电源电压升压了的写入电压，设有写入电压发生电路108。与该写入电压发生电路108不同，设有中间电压发生电路109，用于产生提供到数据写入时非选择的存储单元的中间电压。中间电压发生电路109产生比上述写入电压低但是比电源电压升压了的中间电压。
为了控制写入电压发生电路108和中间电压发生电路109，设有驱动信号控制电路110。此外，为了进行使中间电压发生电路109的输出电压在一定条件下跟踪写入电压发生电路108的输出的控制，设有输出控制电路111。具体地说，该输出控制电路111进行的控制是，在中间电压发生电路109的输出电压达到预定电平以前，限制中间电压发生电路109的输出电压与写入电压发生电路108的输出电压之差的最大值，然后在不限制上述最大值的状态下，使写入电压发生电路108的输出电压继续上升。
图2为存储单元阵列101的一个NAND单元部分的平面图，图3为其等价电路图。图4和图5分别为图2的A-A′、B-B′剖面图。
如图5所示，在P型硅基板11的被元件分离绝缘膜12包围的区域中形成NAND单元。在P型半导体基板11上通过栅绝缘膜13形成浮动栅14(141、142、……、148)，在其上通过层间绝缘膜15形成控制栅16(161、162、……、168)，来构成各存储单元。作为一例，该浮动栅14可以是下层为多晶硅层、上层为钨的硅化物(WSi)的两层结构，其合计厚度为185nm左右。这些存储单元的作为源、漏扩散层的n型扩散层19(190、191、……、1910)，以相邻存储单元互相间共有的形式连接，由此构成NAND单元。
在NAND单元的漏、源侧，分别设有与存储单元的浮动栅、控制栅同时形成的选择栅149、169和1410、1610。CVD氧化膜17覆盖在形成了元件的基板上，在氧化膜17上配设有位线18。使位线18与NAND单元一端的漏侧扩散层19接触。在行方向上排列的NAND单元的控制栅14作为控制栅线CG1、CG2、……、CG8共同配设，这构成字线。还分别在行方向上连续地配设选择栅149、169和1410、1610，来构成选择栅线SG1、SG2。
图6示出把这样的NAND单元排列成矩阵的存储单元阵列101的等价电路。把共有同一条控制栅线(字线)和选择栅线的、用虚线包围的范围的NAND单元组称为块，读出、写入工作通常在多个块中选择1个块来进行。
图7为行译码器105中，存储单元阵列101的块i的字线控制电路部的结构。块地址输入后，块选择电路61的输出RDECIi变成“H”，该块i被选择。该块选择输出RDECIi，通过栅分别由控制信号BSTON和电压VCC控制的D型NMOS晶体管Q601、Q602传送到节点N0。由该节点N0驱动的E型NMOS晶体管Q610～Q617、Q621、和Q622为驱动晶体管，分别驱动选择块i的控制栅线(字线)CG0～CG7、选择栅线SG1、SG2。
E型NMOS晶体管Q604、Q605，I型NMOS晶体管Q603，电容器C61、C62，以及反相器I61的部分构成了开关电路63，该开关电路63利用充电泵作用，用于把从升压电路得到的、所产生的写入电压VRDEC传送到节点N0。电容器C61、C62为使用了D型NMOS晶体管的MOS电容器。当块i被选择，把“H“传送到节点N0时，在漏上接受了写入电压VRDEC的NMOS晶体管Q604导通，写入电压通过该NMOS晶体管604和被连接成二极管的NMOS晶体管603传送到节点N0。
由输入块选择输出RDECIi和交流信号OSCRD的NAND门62来控制充电泵作用。即，在块选择信号RDECIi为“H”时，在NAND门62的输出上出现交流信号OSCRD。利用通过该交流信号OSCRD相互反相驱动的电容器C61、C62、和NMOS晶体管Q603的部分施行充电泵作用。其结果，写入电压VRDEC传送到节点N0，而不伴有MOS晶体管Q603、Q604的阈值大小的电压降。利用充电泵的作用，在比VRDEC高的电压VRDEC+α以前，节点N0的电压可以上升，但是，NMOS晶体管Q605抑制该节点N0的电压上升。即，假定NMOS晶体管Q605的阈值为Vth时，节点N0的电压被抑制在小于等于VRDEC+Vth。
为了在写入和读出时且在该块i为非选择时，把选择栅线SG1、SG2分别设定为接地电位SGDS，设有由块选择信号RDECIi的反相信号控制的E型MOS晶体管Q631、Q632。在该实施例中，两条位线共有1个读出放大器。
图8示出数据锁存器兼读出放大器102的具体结构。读出放大电路的主要部分是，把由PMOS晶体管Q801和NMOS晶体管Q802构成的CMOS反相器、与由PMOS晶体管Q804和NMOS晶体管Q805构成的CMOS反相器的输入输出交叉连接而构成的锁存器81。PMOS晶体管Q801、Q804的源，通过激活用的PMOS晶体管Q803、Q806与VCC连接。
锁存器81的Na、Nb这两个节点，分别通过由列选择信号CSL驱动的NMOS晶体管Q831、Q832与数据线连接。节点Na、Nb还通过分别由数据读出用的控制信号BLSEN0、BLSEN1控制的NMOS晶体管Q810、Q811，与读出用NMOS晶体管Q812的漏连接。读出用NMOS晶体管Q812的栅为读出节点Ns，该读出节点Ns通过由控制信号BLCMP控制的NMOS晶体管Q814，与和位线有关的节点N2连接。通过由控制信号BLCD控制的NMOS晶体管Q821，连接节点N2与锁存器81的节点Na。
在读出节点Ns上设有数据保持用的电容器C18、和预充电用的NMOS晶体管Q812。与锁存器81的节点Nb连接的NMOS晶体管Q822用于复位。此外，为了进行校验读出，在节点Nb上连接有由节点Nb的“H”、“L”控制其导通、截止的NMOS晶体管Q823的栅。NMOS晶体管Q823的漏，构成在校验读出时变成“H”的FLAG端子，源通过由校验控制信号VERIFY来开关的NMOS晶体管Q824接地。
图9示出图1中的写入电压发生电路108和中间电压发生电路109的结构。写入电压发生电路108具有用于从电源VCC得到写入用高电压VPGM的VPGM升压电路51，同样，中间电压发生电路109具有用于得到在写入时提供到非选择字线的中间电压VMWL的MWL升压电路53。连接在VPGM升压电路51的输出节点N1与VMWL升压电路53的输出节点N2之间的输出控制电路111，在一定条件下控制输出节点N1、N2间的短路、开路。
在VPGM升压电路51的输出端，设有设定其上限、在变成上限时输出限幅信号VPGMLMT的限幅电路52。在VMWL升压电路53的输出端，也同样设有设定其上限、输出限幅信号VMWLLMT的限幅电路54。
在VPGM升压电路51和VMWL升压电路53中，使用图10所示那样的升压电路。该升压电路为充电泵电路，其中，各级电容器C1～C4的一端与各级的以二极管方式连接的电荷传送用NMOS晶体管Q1～Q5连接，另一端与驱动时钟供给电路530或540连接。电容器C1和C3的另一端与驱动时钟供给电路530连接，电容器C2和C4的另一端与驱动时钟供给电路540连接。
驱动时钟供给电路530和540使原始的时钟信号φ的振幅放大，将其供给到电容器C1～C4的另一端，由此作到能够以较少的级数得到较大的升压电压。驱动时钟供给电路530具有反相器(invertor)531、电容器532、D型NMOS晶体管533、PMOS晶体管534、和E型NMOS晶体管535。反相器531把振幅为VCC的时钟信号φ(“H”时的电压为Vcc，“L”时的电压为0)作为输入信号，输出反相信号φ。反相器531的输出端子与电容器532的一个端子nodeIN1连接。
此外，电容器532的另一端子nodeOUT1与D型NMOS晶体管533的源端子连接。D型NMOS晶体管533把时钟信号φ作为选通信号受到导通控制，当导通时使端子nodeOUT1的电位强制地成为电源电压VCC。PMOS晶体管534同样把时钟信号φ作为选通信号受到导通控制，时钟信号φ为“L”时把端子nodeOUT1的电位供给到电容器C1和C3的另一端。NMOS晶体管535把时钟信号φ作为选通信号受到导通控制，用于当φ为“H”时使电容器C1和C3的电位降低到接地电位。通过该工作，电容器C1和C3的另一端接受的时钟信号φ′的振幅，在理论上成为原始时钟信号φ的两倍，即2Vcc(“H”时的电压为2Vcc，“L”时的电压为0)。
驱动时钟供给电路540具有反相器541、电容器542、D型NMOS晶体管543、PMOS晶体管544、和E型NMOS晶体管545，其结构和功能大致与驱动时钟供给电路530一样。反相器541把振幅为VCC的时钟信号φ作为输入信号，输出其反相信号φ。反相器541的输出端子与电容器542的一个端子nodeIN2连接。
此外，电容器542的另一端子nodeOUT2与D型NMOS晶体管543的源端子连接。D型NMOS晶体管543把时钟信号φ作为选通信号受到导通控制，当导通时使端子nodeOUT2的电位强制地成为电源电压VCC。PMOS晶体管544同样把时钟信号φ作为选通信号受到导通控制，时钟信号φ为“L”时把端子nodeOUT2的电位供给到电容器C2和C4的另一端。NMOS晶体管545把时钟信号φ作为选通信号受到导通控制，用于当φ为“H”时使电容器C2和C4的电位降低到地电位。通过该工作，电容器C2和C4的另一端接受的时钟信号φ′的振幅，成为原始时钟信号φ的两倍，即2Vcc。
在图10示出的驱动时钟供给电路530、540中，只设有一个电容器532或542。但是，在实际的驱动时钟供给电路中，为了提高时钟信号φ的振幅的放大系数，有时也把电容器532、542这样的电容器n级串联连接。此时，由于串联连接的各电容器的寄生电容影响的累积，有时会使最终从驱动时钟供给电路530、540输出的时钟信号的振幅比理论值低。
为了防止这一点，在该实施方式中，作为电容器C1～C4或设有n级的电容器532、542不利用MOS电容器，而是利用图11示出那样的N阱电容器。但是，在设置n级的电容器532、542中，第1级电容器(直接接收反相器531、541的输出的电容器)不特别需要是阱电容器，使用MOS电容器也没关系。
如图11所示，作为N阱电容器的电容器532和542具有栅极23，该栅极23具有在P型半导体基板11上形成的n型阱21，且隔着厚度为20nm左右的栅绝缘膜22在该n型阱21上形成。
可以把栅极23作成与图4、5示出的存储单元的浮动栅14一样，例如，把下层作成多晶硅层、把上层作成钨的硅化物层、把厚度作成膜厚185nm左右。第1布线层26通过接触层21C与n型阱21连接。从反相器531或541，通过该第1布线层26供给时钟信号φ或φ。通过把电压施加到n型阱21，在栅绝缘膜22正下方形成储存层，在该储存层与栅极23之间形成电容器532或542的电容量C。
在这样的N阱电容器中产生的主要的寄生电容，如图12的等价电路图所示，为在电源线等外部布线Lo与栅极23之间产生的寄生电容Cmetal、和在n型阱21与P型半导体基板11之间产生的寄生电容Cpn。由于P型半导体基板11接地，故寄生电容Cpn为连接在端子nodeIN与接地电位之间的电容。
为了比较，图13示出作为电容器532、542利用了MOS电容器的情况。如图13所示，MOS电容器具有通过栅绝缘膜22′在P型半导体基板11(或阱)上形成的栅极23′、和以夹住栅极23′的方式形成的扩散区31和32。通过把电压从第1布线层26′施加到该n型扩散区31和32，在栅绝缘膜22′正下方的沟道区形成反相层，形成在该反相层与栅极22′之间的电容C。
在该MOS电容器中产生的主要的寄生电容，如图14的等价电路图所示，为在电源线等外部布线Lo与栅极之间产生的寄生电容Cmetal′、和在沟道区的反相层与P型半导体基板11之间产生的寄生电容Ccs。寄生电容Ccs与Cpn一样，为连接在端子nodeIN与地电位之间的电容。
如果栅极23等的大小相同，则寄生电容Cmetal与寄生电容Cmetal′的大小大致相同，但是，寄生电容Ccs远大于寄生电容Cpn。因此，作为电容器C1～C4和串联连接的多个电容器532、542(第1级电容器除外)利用了MOS电容器时，对升压电路输出的影响有变大的可能性。因此，在本实施方式中，利用阱电容器来构造这些电容器。通过作成阱电容器，不仅可以减小各电容器中浪费的功耗，而且能够减小从驱动时钟供给电路530、540输出的时钟信号振幅降低的比例。
另一方面，例如行译码器105中的电容器C61和C62、以及读出放大器兼数据锁存器102中的电容器C81等，由于不是串联连接的、且本来的电容量也较小，故图13所示那样的结构优选的是使用简单的NMOS电容器的方法。
下面，参照图15和图16，说明本发明的第2实施方式。
图15和图16中，对于与第1实施方式相同的结构要素，标以相同的符号并省略其详细的说明。
该实施方式，在升压电路内的电容器532、542等，与其它电容器串联连接的电容器中采用阱电容器这一点，与第1实施方式相同。但是，在该实施方式中，如图15所示，在第1布线层26具有以覆盖栅极23上的方式形成的延伸部23E这一点上，与第1实施方式不同。
在第1实施方式的情况下，寄生电容Cmetal′在端子nodeOUT与接地电位之间产生。在没有寄生电容Cmetal的情况下，当端子nodeIN的输入信号从“L”变成“H”(Vcc)时，端子nodeOUT的电位通过电容耦合从VCC上升到2×VCC。但是，在寄生电容Cmetal存在的情况下，即使端子nodeIN的输入信号从“L”变成“H”，端子nodeOUT的电位也上升不到2×VCC，顶多变成VCC+C·VCC/(C+Cmetal)。这是因为端子nodeOUT的电位上升时电荷更加储存在寄生电容Cmetal中，这阻碍端子nodeOUT的电位上升的缘故。由于该寄生电容Cmetal的值较小，故每一级升压电路的误差小，但是，如果升压电路的级数增多，则在最终的升压电压中有时也会产生不能忽略的误差。
在该实施方式中，第1布线层26具有延伸部26E。由此，可以把寄生电容Cmetal如图15所示，分割成为第1布线层26与栅极23之间的寄生电容CmetalA、和第1布线层26与外部布线之间的寄生电容CmetalB。表示在等价电路图中时，成为图16那样，寄生电容CmetalA构成在端子nodeIN与端子nodeOUT之间与电容器532、542本来的电容C并联连接的关系，以使电容器532、542的电容C增加的方式而起作用。此外，另一方面，寄生电容CmetalB由于与上述的寄生电容Cpn一样，成为连接在端子nodeIN与地电位Vss之间的样子，故对端子nodeOUT的电位不造成影响。因此，按照该实施方式，能够使端子nodeOUT的电位如设计那样在VCC与2VCC之间振动。
这样，按照该实施方式，可得到使外部布线Lo与栅极23之间产生的寄生电容对电路的特性不造成坏影响，而与增大本来的电容C相当的效果。
图17示出该第2实施方式的电容器532的平面图。如图17所示，第1布线层26通过接点26C与接触层21C连接，延伸部26E构成以覆盖栅极23上的方式形成的格子状的电极。也可以不作成格子状，而是作成盖满栅极23的大致整个面那样的长方形的延伸部26E。电容器542也可以大致同样地构成。
下面，参照图18和图19，说明本发明的第3实施方式。在该实施方式中，作为升压电路内的电容器532和542使用图18所示那样的MOS电容器。图18和图19中，对于与图13和图14示出的MOS电容器相同的结构要素，标以相同的符号并省略其详细的说明。
在该实施方式中，与第2实施方式一样，与扩散层31连接着的第1布线层26′具有以覆盖栅极23′上的方式形成的延伸部26E′(参照图18)，该延伸部26E′把寄生电容Cmetal′(参照图13)分割成为第1布线层26与栅极23之间的寄生电容CmetalA′、和第1布线层26与外部布线之间的寄生电容CmetalB′。寄生电容CmetalA′由于与电容器531或541本来的电容C有并联连接的关系(参照图19)，故有助于本来的电容C增大。此外，寄生电容CmetalB′由于与寄生电容Cpn一样，在端子nodeIN与接地电位之间产生，故对端子nodeOUT的电位不造成影响。如上所述，由于寄生电容Ccs比寄生电容Cpn(图16)大，故在功耗这一点上比第2实施方式大，但是，能够正确地控制端子nodeOUT。
上面，说明了本发明的实施方式，但是，本发明不限定于这些实施方式，在不脱离本发明主旨的范围内，可有各种变更、追加或置换等。
权利要求
1.一种半导体集成电路，包含电容器，其特征在于在多个电容器串联连接的部分中，上述电容器的至少一部分作为阱电容器来形成。
2.根据权利要求1所述的半导体集成电路，其特征在于上述半导体集成电路具有把电源电压升压到预定的升压电压的升压电路，上述升压电路具有连接在电源电压端子与输出电压端子之间的、以二极管方式连接的电荷传送用晶体管；具有第1端子和第2端子，上述第1端子与上述电荷传送用晶体管连接的第1电容器；以及把时钟信号供给到上述第1电容器的上述第2端子的时钟信号供给电路，上述时钟信号供给电路包含串联连接的多个第2电容器，上述第2电容器的至少一部分和上述第1电容器作为阱电容器来形成。
3.一种半导体集成电路，包含由半导体层、在该半导体层上形成的电介质层、和在该电介质层上形成的栅极构成的电容器，其特征在于还具有把电源电压升压到预定的升压电压的升压电路，上述升压电路具有连接在电源电压端子与输出电压端子之间的、以二极管方式连接的电荷传送用晶体管；具有第1端子和第2端子，上述第1端子与上述电荷传送用晶体管连接的第1电容器；以及把时钟信号供给到上述第1电容器的上述第2端子的时钟信号供给电路，上述时钟信号供给电路具有第2电容器；以使供给在第1电位与第2电位之间切换的信号的布线层覆盖上述栅极上的方式，来形成上述第2电容器的至少一部分和上述第1电容器。
4.一种升压电路，具有连接在电源电压端子与输出电压端子之间的、以二极管方式连接的电荷传送用晶体管；具有第1端子和第2端子，上述第1端子与上述电荷传送用晶体管连接的第1电容器；以及把时钟信号供给到上述第1电容器的上述第2端子的时钟信号供给电路，其特征在于上述时钟信号供给电路具有第2电容器，上述第1和第2电容器由半导体层、在该半导体层上形成的电介质层、和在该电介质层上形成的栅极构成，通过布线层把上述时钟信号供给到上述半导体层，且以使外部与上述栅极之间的寄生电容和上述电容器的电容构成并联连接的关系、且以覆盖在上述栅极上的方式，来形成上述布线层。
5.一种电容器，其特征在于具有半导体层；在该半导体层上形成的电介质层；在该电介质层上形成的栅极；以及把在第1电位与第2电位之间切换的信号供给到上述半导体层的布线层，以使外部与上述栅极之间的寄生电容和上述电容器的电容构成并联连接的关系、且以覆盖上述栅极上的方式，来形成上述布线层，且以覆盖在该栅极上的方式形成的部分是在上述栅极上隔开预定的间隔形成的格子状的布线。
全文摘要
提供一种半导体集成电路、升压电路和电容器，可防止在电容器周边产生的寄生电容所引起的特性降低。利用阱电容器来构成升压电路的电容器(532)。此外，以覆盖栅极(23)上的方式形成了用于把电压施加到阱电容器的n型阱(21)的第1布线层(26)的一部分。
文档编号H01L29/788GK1707799SQ200510076199
公开日2005年12月14日 申请日期2005年6月8日 优先权日2004年6月9日
发明者渡边庆久 申请人:株式会社东芝