专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，特别涉及具有电阻器和MIS晶体管的半导体装置及其制造方法。
背景技术：
在模拟半导体装置中，除CMIS晶体管外，还搭载有由多晶硅膜的电阻材料而构成的电阻器。在该模拟半导体装置中，要求CMIS晶体管高速化、低耗电化，要求电阻器中电阻值的正确控制和稳定性(例如，参照专利文献1)。
近年来，随着电阻器的高精度化，在热处理中的杂质的自动掺杂所引起的电阻值的变动已逐渐成为问题。该问题，是在通过离子注入形成作为MIS晶体管的源极·漏极区域的高浓度杂质扩散层后、进行用于活性化离子注入的杂质的热处理时，从注入区域的表面向外方扩散的杂质通过向电阻器中再扩散而产生的。以下对以往为了抑制这种电阻值变动研究的方法进行说明。图8(a)～(c)是表示以往具有NMIS晶体管以及电阻器的半导体装置的制造工序的剖视图。
在以往的半导体装置的制造方法中，首先，在图8(a)所示的工序中，在半导体基板101内形成P型阱区域102以及沟(trench)型的元件分离区域103。之后，在作为半导体基板101中由元件分离区域103围住侧方的部分的活性区域100的上方形成栅极绝缘膜104后，在基板上形成多晶硅膜(图中未示出)。之后，将多晶硅膜图案化，在栅极绝缘膜104的上方形成栅电极105a，并且在元件分离区域3的上方形成作为电阻器的电阻器105b。在此之后，以栅电极105a为掩模，通过向半导体基板101内注入砷离子，形成低浓度N型扩散层106。接着，以栅电极105a为掩模，通过向半导体基板101内注入硼离子，在半导体基板101中位于低浓度N型扩散层106的下方的区域上形成P型袋状扩散层107。
接着，用图8(b)所示的工序，在栅电极105a的侧面上形成侧壁108。此时，在电阻器105b的侧面上也形成侧壁108。之后，以栅电极105a以及侧壁108为掩模，通过向半导体基板101中注入砷离子，形成高浓度N型扩散层109。
接着，在图8(c)中所示的工序中，在基板上形成绝缘膜110后，进行用于将离子注入的杂质活性化的热处理。
根据该方法，由于在形成绝缘膜110的状态下进行用于活性化杂质的热处理，可防止杂质从高浓度N型扩散层109自动掺杂到电阻器105b。
然而，如果如上述的以往那样，在用绝缘膜110覆盖基板的上面整体的状态下进行用于活性化杂质的高温热处理，则会产生栅极绝缘膜104被破坏的这种问题。该栅极绝缘膜104的破坏，随着栅极绝缘膜104的薄膜化而显著化。
另一方面，在图8(b)的工序后，不形成绝缘膜110、而进行用于活性化杂质的热处理的情况下，就不会产生栅极绝缘膜104的破坏。然而，会发生因自动掺杂导致的电阻器的电阻值波动的问题。
专利文献1特开2003-152100号公报发明内容本发明的目的在于提供一种抑制电阻器中的电阻值的波动、且防止MIS晶体管的栅极绝缘膜的破坏的半导体装置及其制造方法。
本发明的半导体装置，是具有电阻器与MIS晶体管的半导体装置，其特征在于，所述MIS晶体管具备包围半导体基板的活性区域的侧方的元件分离区域；设置在所述活性区域上方的栅极绝缘膜；设置在所述栅极绝缘膜上方的栅电极；和，设置在所述活性区域中的位于所述栅电极的侧方下面的区域的杂质扩散层，所述电阻器具备设置在所述元件分离区域上方的、包括硅的电阻器；和，覆盖所述电阻器上方的至少一部分的绝缘膜，至少在所述栅电极的上方未设置所述绝缘膜。
在制造具有这种结构的半导体装置的工序中，在电阻器的上方的至少一部分被绝缘膜覆盖、且令栅电极的上方露出的状态下，进行用于杂质扩散层的活性化的热处理。由于电阻器的至少一部分被绝缘膜覆盖，因此在热处理时，可防止因杂质扩散层的杂质自动掺杂到电阻器一方而导致的电阻值波动。且由于没有象以往那样，在热处理时绝缘膜覆盖半导体基板的上方整体，因此栅极绝缘膜受到的应力与以往相比得到了减小，特别是由于栅电极的上方没有被绝缘膜等覆盖，因此可防止栅极绝缘膜被破坏。
上述绝缘膜，优选覆盖上述电阻器的上面以及侧面，在这种情况下，可确实地防止杂质的自动掺杂。
优选在上述栅电极的上方，设置硅化物膜。在这种情况下，绝缘膜在用于杂质活性化的热处理工序中，起到防止杂质自动掺杂到电阻器中的膜的作用，且在硅化物化的工序中，起到保护非硅化物区域的掩膜的作用。由此，可简略化工序。
上述杂质扩散层包括源极区域以及漏极区域，也可在上述漏极区域的一部分区域的上方设置绝缘膜。在具有该结构的半导体装置的制造工序中，如果在形成了绝缘膜的状态下进行硅化物化，则在漏极区域的上方设置有绝缘膜的区域中不会形成硅化物层。由此，即使对MIS晶体管的栅电极上施加大电压的情况下，也能防止MIS晶体管被破坏。还有，优选漏极区域的上方的绝缘膜，用与电阻元件的上方的绝缘膜相同的工序形成。
本发明的半导体装置的制造方法的特征在于，具备形成包围半导体基板的活性区域的侧方的元件分离区域的工序(a)；在所述工序(a)后，在所述活性区域的上方形成栅极绝缘膜的工序(b)；在所述工序(b)后，在所述栅极绝缘膜的上方形成栅电极的工序(c)；在所述工序(a)后，在所述元件分离区域的上方形成包含硅的电阻器的工序(d)；在所述工序(c)后，向所述活性区域中位于所述栅电极的侧方下面的区域离子注入杂质以形成杂质扩散层的工序(e)；在所述工序(d)后，形成覆盖所述电阻器的至少一部分的上方而不覆盖所述栅电极的上方的绝缘膜的工序(f)；和，在所述工序(f)后，进行用于使所述杂质扩散层的所述杂质活性化的热处理的工序(g)。
由此，在工序(g)中，由于电阻器的至少一部分被绝缘膜覆盖，在热处理时，可防止杂质扩散层的杂质自动掺杂到电阻器一方，因此能够形成电阻值的波动较小的半导体装置。且由于没有如以往那样，在热处理时绝缘膜覆盖半导体基板的上方整体，因此栅极绝缘膜受到的应力与以往方法相比得到减小，特别是由于栅电极的上方没有被绝缘膜等覆盖，因此可防止栅极绝缘膜被破坏，能够形成可靠性高的半导体装置。
在上述工序(f)中，优选用上述绝缘膜覆盖上述电阻器的上面以及侧面，在这种情况下，可确实地防止杂质的自动掺杂。
在上述工序(f)中，优选在上述半导体基板的上方整体上形成上述绝缘膜后，除去上述绝缘膜中位于上述栅电极的上方的部分。
优选还具备在上述工序(f)后，通过在上述半导体基板的上方形成金属膜后进行热处理，来至少在上述栅电极上形成硅化物膜的工序。在这种情况下，绝缘膜在工序(g)中起到防止杂质自动掺杂到电阻器中的膜的作用，且在硅化物形成工序中，起到保护非硅化物区域的掩膜的作用。由此，可简化工序。
上述杂质扩散层包括源极区域以及漏极区域，在所述工序(f)中，优选残留上述绝缘膜中、位于上述漏极区域中触头形成区域之外的部分的上方的部分。在这种情况下，在硅化物形成工序中，如果在形成绝缘膜的状态下进行硅化物化，则在漏极区域的上方设置有绝缘膜的区域中不会形成硅化物层。由此，即使对MIS晶体管的栅电极施加大电压，也可防止MIS晶体管被破坏。
根据本发明，由于在电阻器的上方被绝缘膜覆盖、且MIS晶体管的栅电极的上方没有设置绝缘膜的状态下进行用于杂质活性化的热处理，因此可抑制在因杂质扩散到电阻器中引起的电阻值的波动，同时可防止MIS晶体管的栅极绝缘膜的破坏。
图1是表示本发明的第1实施方式下的半导体装置的构造的剖视图。
图2(a)、(b)是表示本发明的第1实施方式下的半导体装置的制造工序的剖视图。
图3(a)、(b)是表示本发明的第1实施方式下的半导体装置的制造工序的剖视图。
图4(a)、(b)是表示本发明的第1实施方式下的半导体装置的制造工序的剖视图。
图5(a)、(b)是表示本发明的第1实施方式下的半导体装置的制造工序的剖视图。
图6是表示本发明的第1实施方式下的半导体装置的制造工序的剖视图。
图7(a)、(b)是表示第1实施方式的变形例的制造工序的平面图以及剖视图。
图8(a)～(c)是表示以往具有NMIS晶体管以及电阻器的半导体装置的制造工序的剖视图。
图中1-半导体基板；2a-N型阱区域；2b-P型阱区域；3-元件分离区域；4a～4d，4aa-栅极绝缘膜；5a～5d，5aa-栅电极；5e-电阻器；6-抗蚀膜；7-低浓度P型扩散层；8-第1侧壁；9-抗蚀膜；10-低浓度N型扩散层；11-P型袋状扩散层；12-抗蚀膜；13-低浓度P型扩散层；14-N型袋状扩散层；15-第2侧壁；16-抗蚀膜；17-极低浓度P型扩散层；18-抗蚀膜；19-高浓度P型扩散层；19D-高浓度漏极区域；19S-高浓度源极区域；20-抗蚀膜；21-高浓度N型扩散层；22-硅氧化膜；23-抗蚀膜；24-钴硅化物膜；25-层间绝缘膜；26-接触插头；26D-漏极接触插头；26S-源极接触插头；27-布线层；28-漏极触头形成区域；31-第1PMIS晶体管；32-第2PMIS晶体管；33-第3PMIS晶体管；34-NMIS晶体管；35-电阻器；36-PMIS晶体管。
具体实施例方式
(第1实施方式)下面，参照附图对有关本发明的第1实施方式的半导体装置及其制造方法进行说明。图1是表示有关本发明的第1实施方式的半导体装置的构造的剖视图。在图1中，从左侧开始依次表示第1PMIS晶体管形成区域(第1PMIS区域)PTr1、第2PMIS晶体管形成区域(第2PMIS区域)PTr2、第3PMIS晶体管形成区域(第3PMIS区域)PTr3、NMIS晶体管形成区域(NMIS区域)NTr、电阻形成区域(电阻区域)R。并且，在半导体基板1中配置于第1PMIS区域PTr1、第2PMIS区域PTr2及第3PMIS区域PTr3的区域上设置N型阱区域2a，在半导体体基板1中配置于NMIS区域NTr以及电阻区域R中的区域上形成P型阱区域2b，半导体基板1中的各区域的活性区域，被浅沟(shallow trench)型的元件分离区域3分离。虽然作为设于各晶体管区域PTr1～PTr3、NTr中的晶体管可推断出各种各样的组合，但在本实施方式中，以在第1PMIS区域Ptr1中设置内部电路用保护电路的晶体管、在第2PMIS区域Ptr2中设置周边电路用保护电路的晶体管、在第3PMIS区域Ptr3以及NMIS区域Ntr中设置作为内部电路的逻辑电路的晶体管的情况为例，进行各晶体管中的晶体管尺寸和杂质浓度等的说明。
在第1PMIS区域Ptr1中设置第1PMIS晶体管31，第1PMIS晶体管31具备设置在半导体基板1的上方，膜厚相对较薄的栅极绝缘膜4a；设置在栅极绝缘膜4a上的栅电极5a；设置在栅电极5a的侧面上的第1侧壁8；在栅电极5a的侧面上夹着第1侧壁8设置的第2侧壁15；设置于半导体基板1中位于栅电极5a侧下的区域的低浓度P型扩散层(P型扩展区域或者P型LDD区域)13；在半导体基板1中位于低浓度P型扩散层13的下方的区域上，与低浓度P型扩散层13相接设置的N型袋状扩散层14；以及，设置在半导体基板1中位于第2侧壁15侧下的区域中的高浓度P型源极区域19S·漏极区域19D。虽然在第1PMIS晶体管31中，在栅电极5a的上方以及高浓度P型源极区域19S的上方设置有硅化物层24，但在高浓度P型漏极区域19D上没有设置硅化物层。
在第2PMIS区域PTr2中，设置第2PMIS晶体管32，第2PMIS晶体管32具备设置在半导体基板1的上方的膜厚相对较厚的栅极绝缘膜4b；设置在栅极绝缘膜4b上的栅电极5b；设置在栅电极5b的侧面上的第1侧壁8；在栅电极5b的侧面上夹着第1侧壁8设置的第2侧壁15；设置于半导体基板1中位于栅电极5b侧下的区域的低浓度P型扩散层(P型扩展区域或者P型LDD区域)7；在半导体基板1中位于低浓度P型扩散层7的下方的区域中，与低浓度P型扩散层7相接设置、且杂质浓度比低浓度P型扩散层7低的极低浓度P型扩散层17；以及，设置在半导体基板1中位于第2侧壁15侧下的区域中的高浓度P型扩散层(高浓度P型源极·漏极区域)19。在第2PMIS晶体管32中，在栅电极5b以及作为源极·漏极区域的高浓度P型扩散层19的上方不设置硅化物层。此外，第2PMIS晶体管32的低浓度P型扩散层7，杂质浓度比第1PMIS晶体管31的低浓度P型扩散层13更低。
在第3PMIS区域PTr3中设置第3PMIS晶体管33，第3PMIS晶体管33具备设置在半导体基板1的上方的膜厚相对较薄的栅极绝缘膜4c；设置在栅极绝缘膜4c上的栅电极5c；设置在栅电极5c的侧面上的第1侧壁8；在栅电极5c的侧面上夹着第1侧壁8设置的第2侧壁15；设置于半导体基板1中位于栅电极5c的侧下的区域的低浓度P型扩散层13；在半导体基板1中位于低浓度P型扩散层13的下方的区域中，与低浓度P型扩散层13相接设置的N型袋状扩散层14；设置在半导体基板1中位于第2侧壁15的侧下的区域中的高浓度P型扩散层(高浓度P型源极·漏极区域)19；以及，设置在栅电极5c以及作为源极·漏极区域的高浓度P型扩散层19的上方的钴硅化物膜24。
在NMIS区域NTr中设置NMIS晶体管34，NMIS晶体管34具备设置在半导体基板1的上方的膜厚相对较薄的栅极绝缘膜4d；设置在栅极绝缘膜4d的上方的栅电极5d；设置在栅电极5d的侧面上的第1侧壁8；在栅电极5d的侧面上夹着第1侧壁8设置的第2侧壁15；设置于半导体基板1中位于栅电极5d的侧下的区域的低浓度N型扩散层(N型扩展区域或N型LDD区域)10；在半导体基板1中位于低浓度N型扩散层10的下方的区域中，与低浓度N型扩散层相接设置的P型袋状扩散层11；设置在半导体基板1中位于第2侧壁15的侧下的区域中的高浓度N型扩散层(高浓度N型源极·漏极区域)21；以及，设置在栅电极5d以及作为源极·漏极区域的高浓度N型扩散层21的上方的钴硅化物膜24。
在电阻区域R中，设置配置在元件分离区域3的上方的电阻器5e、配置在电阻器5e的侧面上的第1侧壁8、在电阻器5e的侧面上夹着第1侧壁8配置的第2侧壁15。在电阻区域R中，在电阻器5e的上方不设置硅化物层。
并且，不设置硅化物的第1PMIS区域PTr1的漏极区域19D的上方、第2PMIS区域PTr2的栅电极5b以及高浓度P型扩散层19的上方、电阻区域R中的电阻器5e的上方，被硅氧化膜22覆盖。再在半导体基板1的上方，设置覆盖栅电极5a～5d和电阻器5e的层间绝缘膜25，贯通层间绝缘膜25，设置到达各扩散层或钴硅化物膜的接触插头(contact plug)26、和层间绝缘膜25上与接触插头26相接的布线层27。
接着，参照附图，对本实施方式的半导体装置的制造方法进行说明。图2(a)、(b)～图6，是表示本发明第1实施方式的半导体装置的制造工序的剖视图。
在本实施方式的半导体装置的制造方法中，首先，用如图2(a)所示的工序，在半导体基板1上形成N型阱区域2a以及P型阱区域2b，然后除去半导体基板1的一部分通过用绝缘膜来填埋，形成浅沟型的元件分离区域(STI分离区域)3。之后，在第1PMIS区域PTr1、第3PMIS区域PTr3以及NMIS区域NTr中的活性区域的上方，同时形成厚度2nm的栅极绝缘膜4a、4c、4d。另外，在第2PMIS区域PTr2中的由半导体基板1构成的活性区域上，形成厚度7nm的栅极绝缘膜4b。膜厚比栅极绝缘膜4a、4c、4d厚的栅极绝缘膜4b，可令其一部分与栅极绝缘膜4a、4c、4d同时形成、膜厚不足的部分另外形成，也可用整个区别于栅极绝缘膜4a、4c、4d的形成工序的工序来形成。之后，在基板上形成厚200nm的多晶硅膜(图中未示出)后，用光刻法以及干蚀刻将多晶硅膜图案化。由此，在第1PMIS区域PTr1中在栅极绝缘膜4a上形成栅电极5a，在第2PMIS区域PTr2中在栅极绝缘膜4b上形成栅电极5b，在第3PMIS区域PTr3中在栅极绝缘膜4c上形成栅电极5c，在NMIS区域NTr中在栅极绝缘膜4d上形成栅电极5d，在电阻区域R中在元件分离区域上形成电阻器5e。之后，在半导体基板1的上方，形成在第2PMIS区域PTr2上具有开口，且覆盖第1PMIS区域PTr1、第3PMIS区域PTr3、NMIS区域NTr以及电阻区域R的抗蚀膜6。在该状态下，通过往第2PMIS区域PTr2的活性区域中，以栅电极5b以及抗蚀膜6为掩膜，以加速能量45KeV、剂量1.2×1013ions/cm2、倾斜(TILT)角7°的注入条件，将p型杂质的BF2离子4旋转注入，形成低浓度P型扩散层7。
接着，在如图2(b)所示的工序中，除去抗蚀膜6后，在基板上形成厚度13nm的硅氧化膜(图中未示出)，并将硅氧化膜深蚀刻(etch back)来在各栅电极5a、5b、5c、5d以及电阻器5e的侧面上形成偏置用的第1侧壁8。之后，在半导体基板1的上方，形成在NMIS区域NTr以及电阻区域R上具有开口，且覆盖第1PMIS区域PTr1、第2PMIS区域PTr2以及第3PMIS区域PTr3的抗蚀膜9。之后，通过以栅电极5d、第1侧壁8以及抗蚀膜为掩膜，以加速能量5KeV、剂量2.0×1014ions/cm2、倾斜角0°的注入条件，往NMIS区域NTr的活性区域中4旋转注入作为n型杂质的砷离子，来形成低浓度N型扩散层10。接着，通过以栅电极5d、第1侧壁8以及抗蚀膜9为掩膜，以加速能量12KeV、剂量7.0×1012ions/cm2、倾斜角25°的注入条件，往NMIS区域NTr的活性区域中4旋转注入作为p型杂质的硼离子，来形成P型袋状扩散层11。此时，虽然在电阻器5e中也注入砷离子以及硼离子，但由于砷离子的剂量比硼离子的剂量多10倍以上，因此电阻器5e为N型。
接着，在图3(a)所示的工序中，在除去抗蚀膜9后，在半导体基板1的上方，形成在第1PMIS区域PTr1以及第3PMIS区域PTr3上具有开口，且覆盖第2PMIS区域PTr2、NMIS区域NTr以及电阻区域R的抗蚀膜12。之后，通过以栅电极5a、5c、第1侧壁8以及抗蚀膜12为掩膜，以加速能量0.7KeV、剂量1.8×1014ions/cm2、倾斜角0°的注入条件，往第1PMIS区域PTr1以及第3PMIS区域PTr3的活性区域中注入作为p型杂质的硼离子，来形成低浓度P型扩散层13。接着，通过以栅电极5a、5c、第1侧壁8以及抗蚀膜12为掩膜，以加速能量70KeV、剂量7.0×1012ions/cm2、倾斜角25°的注入条件，往第1PMIS区域PTr1以及第3PMIS区域PTr3的活性区域中4旋转注入作为n型杂质的砷离子，形成N型袋状扩散层14。
接着，在图3(b)所示的工序中，在除去抗蚀膜12后，在基板上形成厚度60nm的硅氮化膜(图中未示出)后，通过将硅氮化膜深蚀刻，在各栅电极5a、5b、5c、5d以及电阻器5e的侧面上，夹持着1侧壁8形成第2侧壁15。之后，在基板上，形成在第2PMIS区域PTr2上具有开口，且覆盖第1PMIS区域PTr1、第3PMIS区域PTr3、NMIS区域NTr以及电阻区域R的抗蚀膜16。之后，通过以栅电极5b、第1侧壁8、第2侧壁15以及抗蚀膜16为掩膜，以加速能量15KeV、剂量7.5×1012ions/cm2、倾斜角7°的注入条件，往第2PMIS区域PTr2的活性区域中4旋转注入作为p型杂质的硼离子，来形成极低浓度P型扩散层17。
接着，在图4(a)所示的工序中，除去抗蚀膜16后，在半导体基板1的上方，形成在第1PMIS区域PTr1、第2PMIS区域PTr2以及第3PMIS区域PTr3上具有开口，且覆盖NMIS区域NTr以及电阻区域R的抗蚀膜18。之后，通过以栅电极5a、5b、5c、第1侧壁8、第2侧壁15以及抗蚀膜18为掩膜，以加速能量3KeV、剂量3.6×1015ions/cm2、倾斜角7°的注入条件，往第1PMIS区域PTr1、第2PMIS区域PTr2以及第3PMIS区域PTr3的活性区域中注入作为p型杂质的硼离子，来在各区域中形成高浓度P型扩散层(高浓度P型源极·漏极区域)19。
接着，在图4(b)所示的工序中，在除去抗蚀膜18后，在基板上，形成在NMIS区域NTr以及电阻区域R中具有开口，且覆盖第1PMIS区域PTr1、第2PMIS区域PTr2以及第3PMIS区域PTr3的抗蚀膜20。之后，通过往NMIS区域NTr的活性区域中，以栅电极5d、第1侧壁8、第2侧壁15以及抗蚀膜20为掩膜，以加速能量20KeV、剂量3.0×1014ions/cm2、倾斜角7°的注入条件，注入作为n型杂质的砷离子；接着，以加速能量50KeV、剂量1.25×1015ions/cm2、倾斜角7°的注入条件，4旋转注入作为n型杂质的砷离子；再以加速能量40KeV、剂量2.5×1012ions/cm2、倾斜角7°的注入条件，注入作为n型杂质的磷离子，来形成极高浓度N型扩散层(高浓度N型源极·漏极区域)21。
接着，在图5(a)所示的工序中，在除去抗蚀膜20后，在半导体基板1的上方，用CVD法以堆积温度450℃形成不含有杂质的厚度50nm的硅氧化膜22。
接着，在图5(b)所示的工序中，在硅氧化物膜22上，形成在包括从第1PMIS区域PTr1的栅电极5a起横跨源极区域19S的区域、第3PMIS区域PTr3以及NMIS区域NTr的硅化物形成区域上具有开口，覆盖包括第1PMIS区域PTr1的漏极区域19D、第2PMIS区域PTr2以及电阻形成区域R的非硅化物形成区域的抗蚀膜23。之后，以抗蚀膜23为掩膜，采用湿蚀刻法选择性地除去硅化物形成区域的硅氧化膜22。由此，形成非硅化物形成区域被硅氧化膜22覆盖，硅化物形成区域的栅电极5a、5c、5d、第1PMIS区域PTr1中的源极区域19S、第3PMIS区域PTr3中的高浓度P型扩散层19以及NMIS区域NTr的高浓度N型扩散层21露出的状态。
接着，在图6所示的工序中，除去抗蚀膜23后，为了将各扩散层的杂质活性化，以热处理温度1030℃、热处理时间10秒的热处理条件，进行短时间热处理(RTA)。
此后，在基板上形成厚度9nm的钴膜(图中未示出)后，通过在氮气环境下实施470℃60秒的第1热处理(RTA)，使栅电极5a、5c、5d与钴反应，另外，使第1PMIS区域PTr1中的源极区域19S、第3PMIS区域PTr3的高浓度P型扩散层19以及NMIS区域NTr的高浓度N型扩散层21中露出的硅与钴反应，来形成钴硅化物膜(图中未示出)。此后，用由盐酸和过氧化氢水构成的混合液，选择性地除去在硅氧化膜22或元件分离区域3等的区域上因未反应而残留的钴膜。之后，通过在氮气环境中进行750℃60秒的第2热处理(RTA)，在栅电极5a、5c、5d、第1PMIS区域PTr1中的源极区域19S、第3PMIS区域PTr3的高浓度P型扩散层19以及NMIS区域NTr的高浓度N型扩散层21的上方，形成钴硅化物膜24。
之后，在半导体基板1的上方形成层间绝缘膜25(图1中表示)后，在层间绝缘膜25上，形成到达MIS晶体管31～34的高浓度P型扩散层19或硅化物层24、电阻器35的电阻器5e的触孔(图中未示出)，并填埋金属膜来形成接触插头26(图1中表示)。之后，在层间绝缘膜25上，形成与各接触插头26相连接的布线层27(图1中表示)。由此，结束本实施方式的半导体装置的制造工序。
在本实施方式中，在图6所示的工序中，通过在用硅氧化物膜22覆盖电阻元件5e的上方的状态下实施用于使杂质活性化的热处理，可防止各杂质扩散层中包括的杂质自动掺杂到电阻器5e内。此外，与以往不同，由于半导体基板1的上方整体没有被硅氧化膜22覆盖，因此从硅氧化膜22波及到半导体基板1的压力得到了降低。特别是，由于在栅电极5a、5c、5d的上方没有设置绝缘膜，因此从栅电极5a、5c、5d这边波及到栅极绝缘膜4a、4c、4d的压力得到了降低，可防止以往产生的膜厚薄的栅极绝缘膜4a、4c、4d的破坏。
在本实施方式中，是以第1PMIS晶体管31是内部电路用保护电路的晶体管、第2PMIS晶体管32是周边电路用保护电路的晶体管的情况为例进行的说明。一般来说，内部电路用保护电路或周边电路保护电路的各晶体管不进行硅化物化，而内部电路或周边电路的各晶体管进行硅化物化。在上述的说明中，与用硅氧化膜22覆盖作为非硅化物区域的第2PMIS晶体管32的上方整体且不进行硅化物化相对，将同样作为非硅化物区域的第1PMIS晶体管31的栅电极5a的上方硅化物化。其理由如下。
一般来说，内部电路用保护电路，以保护内部电路不受来自外部的电涌影响为目的设置，对内部电路用保护电路中的晶体管的栅极，突发地施加较大电压。若在内部电路用保护电路的第1PMIS晶体管31中的漏极区域19D的上方形成硅化物层，则会在对栅电极5a施加较大电压时破坏晶体管。由于为了防止这种情况，必须在漏极区域19D的上方不设置硅化物层，因此在硅化物工序中，用硅氧化膜22覆盖漏极区域19D的上方。即，在硅化物化工序前实施的热处理时，也用硅氧化膜22覆盖漏极区域19D的上方。然而另一方面，如果在用硅氧化膜等覆盖栅电极5a的上方的状态下进行热处理，则存在破坏栅极绝缘膜的的可能。为了防止这种情况，在进行热处理的时刻，露出栅电极5a的上方，并用硅氧化膜22覆盖P型高浓度杂质活性层19中的漏极区域19D的上方。再者，关于该情况，在下面的第1实施方式的变形例中进行详细说明。
另一方面，一般来说，周边电路用保护电路的晶体管的栅极绝缘膜，比内部电路或内部电路用保护电路之类的其他电路的晶体管的栅极绝缘膜更厚。因此，即使在用硅氧化膜22覆盖第2PMIS晶体管32的栅电极5b的上方的状态下实施热处理，也难以破坏栅极绝缘膜4b。根据以上的理由，第2PMIS晶体管32的上方整体被硅氧化膜22覆盖。
再者，在本实施方式中，虽然在硅氧化膜22残存的状态下直接形成层间绝缘膜25，但也可在形成钴硅化物膜24后，选择性地除去硅氧化膜22。
(第1实施方式的变形例)以下，参照附图，对第1实施方式的变形例进行说明。在第1实施方式中，设置了晶体管PTr1～PTr3，而本变形例中对设置一个晶体管和电阻器的情况进行说明。再者，由于电阻器的结构与在第1实施方式中所述的内容相同，因此省略图示以及说明。
在本变形例的制造工序中，首先，通过与第1实施方式的图2(a)～图5(a)相同的方法，在用图7(a)所示的元件分离区域3围住的活性区域30的上方，形成栅极绝缘膜4aa以及栅电极5aa，然后依次形成低浓度P型扩散层13、N型袋状扩散层14、第1侧壁8、第2侧壁15以及高浓度P型扩散层19。此处，配置于栅电极5aa的两侧下方的高浓度P型扩散层19中、朝向右侧配置的为高浓度漏极区域19D，朝向左侧、即位于元件分离区域3与栅电极5aa之间的扩散层为高浓度源极区域19S。此后，与图5(a)中所示的工序相同，在基板上形成硅氧化膜22。
接着，用与图5(b)相同的方法，形成覆盖高浓度漏极区域19D的抗蚀膜(图中未示出)。在此时形成的抗蚀膜上，形成露出作为高浓度漏极区域19D中之后与漏极接触插头26D(图7(b)中所示)相接触的区域的漏极触头形成区域28的开口。在该状态下，通过以抗蚀膜为掩膜，进行硅氧化膜22的蚀刻，除去栅电极5aa、高浓度源极区域19S以及漏极触头形成区域28的上方的硅氧化膜22，在高浓度漏极区域19D中、除了与漏极接触插头26D相接触的区域之外，残留硅氧化膜22。此后，在用于对各扩散层的杂质实施活性化的热处理温度1030℃、热处理时间10秒的热处理条件下，进行短时间热处理(RTA)。
此后，如图7(b)所示，用与第1实施方式相同的方法，依次形成钴硅化物膜24、层间绝缘膜25、源极接触插头26S、漏极接触插头26D以及布线层27，来形成PMIS晶体管36。
在本变形例中，露出栅电极5aa的上方，在用硅氧化膜22覆盖高浓度漏极区域19D中漏极触头形成区域28之外的部分的状态下，实施热处理以及硅化物化。由此，可防止栅极绝缘膜4aa被破坏。进一步，由于高浓度漏极区域19D中被硅氧化膜22覆盖的区域的上方没有硅化物化，因此可以防止对栅电极5aa上施加大电压时晶体管被破坏。
如上所述，本发明用作形成具有MIS晶体管和电阻器的半导体装置的方法。
权利要求
1.一种半导体装置，是具有电阻器与MIS晶体管的半导体装置，其特征在于，所述MIS晶体管具备包围半导体基板的活性区域的侧方的元件分离区域；设置在所述活性区域上方的栅极绝缘膜；设置在所述栅极绝缘膜上方的栅电极；和设置在所述活性区域中的位于所述栅电极的侧方下面的区域的杂质扩散层，所述电阻器具备设置在所述元件分离区域上方的、包括硅的电阻器；和覆盖所述电阻器上方的至少一部分的绝缘膜，至少在所述栅电极的上方未设置所述绝缘膜。
2.根据权利要求1中所述的半导体装置，其特征在于，所述绝缘膜覆盖所述电阻器的上面以及侧面。
3.根据权利要求1或2中所述的半导体装置，其特征在于，在所述栅电极的上方设置有硅化物膜。
4.根据权利要求3中所述的半导体装置，其特征在于，所述杂质扩散层包含源极区域以及漏极区域，在所述漏极区域的一部分的区域的上方设置有绝缘膜。
5.一种半导体装置的制造方法，其特征在于，具备形成包围半导体基板的活性区域的侧方的元件分离区域的工序(a)；在所述工序(a)后，在所述活性区域的上方形成栅极绝缘膜的工序(b)；在所述工序(b)后，在所述栅极绝缘膜的上方形成栅电极的工序(c)；在所述工序(a)后，在所述元件分离区域的上方形成包含硅的电阻器的工序(d)；在所述工序(c)后，向所述活性区域中位于所述栅电极的侧方下面的区域离子注入杂质以形成杂质扩散层的工序(e)；在所述工序(d)后，形成覆盖所述电阻器的至少一部分的上方而不覆盖所述栅电极的上方的绝缘膜的工序(f)；和在所述工序(f)后，进行用于使所述杂质扩散层的所述杂质活性化的热处理的工序(g)。
6.根据权利要求5中所述的半导体装置的制造方法，其特征在于，在所述工序(f)中，由所述绝缘膜覆盖所述电阻器的上面以及侧面。
7.根据权利要求6中所述的半导体装置的制造方法，其特征在于，在所述工序(f)中，在所述半导体基板的上方整体上形成所述绝缘膜后，除去所述绝缘膜中的位于所述栅电极的上方的部分。
8.根据权利要求5～7中任一项所述的半导体装置的制造方法，其特征在于，在所述工序(f)后，还具备通过在所述半导体基板的上方形成金属膜后进行热处理，至少在所述栅电极的上方形成硅化物膜的工序。
9.根据权利要求8中所述的半导体装置的制造方法，其特征在于，所述杂质扩散层包括源极区域以及漏极区域，在所述工序(f)中，保留所述绝缘膜中位于所述漏极区域中除去接触形成区域的部分的上方的部分。
全文摘要
本发明的半导体装置，电阻器(5e)的上方被硅氧化膜(22)覆盖，在作为非硅化物区域的MIS晶体管(33、34)的栅电极(5c、5d)和杂质扩散层(19)、(21)露出的状态下，进行杂质活性化用的热处理或硅化物化。由此，由于抑制了杂质的自动掺杂从而抑制电阻器的电阻值的波动，同时由于杂质活性化用的热处理时露出MIS晶体管(33、34)的栅电极(5b、5c)等，因此MIS晶体管(33、34)的栅极绝缘膜(4c、4d)不易被破坏。由此，提供一种可抑制电阻器中的电阻值的波动，且防止MIS晶体管的栅极绝缘膜被破坏的半导体装置及其制造方法。
文档编号H01L21/70GK1725490SQ20051008595
公开日2006年1月25日 申请日期2005年7月21日 优先权日2004年7月22日
发明者粉谷直树 申请人:松下电器产业株式会社