专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有非易失性存储结构的半导体器件。
背景技术：
在一个嵌入LSI的集成半导体存储器中具有非易失性存储器。这是即使切断LSI的电源也能保留存储信息的元件，由于LSI被使用在各种应用中，所以是非常重要的元件。
对于半导体元件的非易失性存储器而言，S.Sze著的《半导体器件物理学》第二版、ウイリ一出版(Physics of Semiconductor Devices，2nd edition，A Wiley-Interscience publication)的第496页到506页(非专利文献1)中，能够看出记载了所谓浮置栅型存储器和使用绝缘膜的存储器。如此文献中所记载，公知了一种层叠绝缘膜、在其界面和绝缘膜中的阱等中存储电荷，不需要形成比浮置栅型更新的导电层、就能够形成与CMOSLSI的工艺匹配性好的存储器。
但是，到目前为止，对于在绝缘膜中存储电荷的存储器，由于在进行电荷的注入和释放的同时，还要求具有足够的电荷保持特性，所以较难实现。对此，提出了代替释放电荷、利用注入具有相反符号的电荷来进行存储信息的重写。对于此工作而言，可参见在1997年的关于VLSI技术的论丛(Symposium On VLSI Technology)第63页中的记述(专利文献2)。在此结构中，分别形成使存储器工作的多晶硅栅极和进行单元选择的栅极。此外，同样的记载还可参见美国专利申请第5969383号(专利文献1)。
在此存储单元结构中，基本上以NMOS为基础，通过所谓“堆叠”的配置，在选择栅极的两侧上设置具有存储栅极的两个晶体管。图1示出了此结构的等效电路。用二氧化硅膜按夹持氮化硅膜的结构来形成存储栅极的栅绝缘膜，构成所谓MONOS结构(金属-氧化物-氮化物-氧化物-半导体(硅))。选择栅极的栅绝缘膜是二氧化硅膜。在后面将说明形成工序，能够与位于外围和其它逻辑部的COMS的栅绝缘膜共通化。扩散层电极分别将选择栅极和存储栅极形成在掩模上。作为此存储单元的基本操作，认为有四个状态(1)写入、(2)擦除、(3)保持、(4)读出。但是，此四个状态的名称使用代表性的名称，对于写入和擦除而言，可作为互逆的称呼。再有，虽然使用代表的名称说明动作的操作，但认为有各种不同的操作方法。在此，虽然对以用于说明的NMOS型形成的存储单元加以说明，但即使是PMOS型，在原理上也可以同样地形成。
(1)写入时，对存储栅极侧扩散层赋予正电位，对选择栅极层赋予与衬底相同的接地电位。通过相对于存储栅极，施加高的栅极过驱动电压，使存储栅极下的沟道成为导通状态。在此，通过使选择栅极的电位为比阈值例如高0.1至0.2V的值，使选择栅极成为导通状态。此时，由于在两个栅极的边界附近处产生最强的电场，所以就会产生大量热电子，并注入到存储栅极侧。此现象是公知的源侧注入(Source side injectionSSI)现象，就此而言，参见由A.T.Wu等记述的1986年IEEE国际电子器件会议技术摘要第584页到587页(IEEE International Electron Devices Meeting，Technical Digest，pp584-587，1986)(非专利文献3)。在这里的记述中，虽然使用了浮置栅型存储单元，但即使在绝缘膜型中，注入机理也相同。作为此方式的热电子注入的特长在于，由于电场集中在选择栅极和存储栅极的边界附近，所以在存储栅极的选择栅极侧端部集中地进行注入。此外，浮置栅型中，由电极构成电荷保持层，但绝缘膜型中，由于改变为在绝缘膜中进行存储，所以就能够在非常狭小的区域中保持电子。
(2)擦除时，对存储栅极赋予负电位，对存储栅极侧扩散层赋予正电位，由此，利用扩散层端部的存储栅极和扩散层重叠的区域中，形成强反型(strong inversion)，由此，就会引起带隙间隧穿现象，可以产生空穴。就此带隙间隧穿现象而言，例如可参见由T.Y.Chan等记述的1987年IEEE国际电子器件会议技术摘要第718页到721页(IEEE International Electron Devices Meeting，Technical Digest，pp718-721，1986)(非专利文献4)。在此存储单元中，产生的空穴向沟道方向加速，通过对由存储栅极的偏压引起的ONO膜中进行注入来执行擦除操作。即，因电子的电荷导致上升的存储栅极的阈值，会因为注入了空穴的电荷而产生下降。
(3)保持时，将电荷作为注入到绝缘膜ONO膜中的载流子的电荷来进行保持。由于绝缘膜中的载流子移动的延迟非常少，所以即使不对电极施加电压，也能够良好地进行保持。
(4)读出时，对选择栅极侧的扩散层赋予正电位，对选择栅极赋予正电位，由此，使选择栅极下的沟道成为导通状态。在此，通过赋予能够判别根据写入、擦除状态所赋予的存储栅极的阈值差的适当的存储栅极电位，(即，写入状态的阈值和擦除状态的阈值的中间电位)，能够将保持的电荷信息作为电流进行读出。
专利文献1US005969383非专利文献lS.Sze著《半导体器件物理学》，第二版，第496页到506页(Physics of Semiconductor Devices，2nd edition，AWiley-Interscience publication)非专利文献21997年关于VLSI技术的论丛第63页非专利文献31986年IEEE国际电子器件会议技术摘要第584页到587页非专利文献41987年IEEE国际电子器件会议技术摘要第718页到721页上述现有技术的使用带分裂栅极(split gate)的空穴注入的存储单元的特点是在空穴注入的状态下，由于空穴的电荷，能够实现比初始低的阈值。为此，具有在擦除状态下能够获得大的读出电流的特点。存储单元的基本电路结构在图1中示出。此存储单元是串联连接选择晶体管1和存储晶体管2的例子。这样，作为基本结构以MOSFET为基础的存储单元，随着器件的比例缩小(scaling)，其特性就会发生变化。通过缩短栅极长度时，或通过减薄栅绝缘膜厚度，就能够提高电流驱动能力。另一方面，减小沟道宽度时，就会使电流值减小。作为常规MOSFET，选择栅极能够将这些参数成比例缩小。但是，对于存储栅极，为了维持写入擦除特性和电荷保持特性，不能按比例缩小栅绝缘膜厚和栅极长度。为此，按比例缩小存储单元时，缩小晶体管的沟道宽度的效果会较强地表现出来。为此，就会存在电流驱动能力下降的问题。
发明内容
因此，本发明的目的在于提供一种解决上述问题、即使按比例缩小也具有高电流驱动能力的非易失性半导体存储器件。
本发明的要点在于，形成凸型形状的有源区，配置选择栅极或存储栅极以便跨越该凸部。
如果列举本发明的主要形态，则按如下进行。由于半导体衬底的代表例是硅衬底，所以以下用硅衬底来进行说明。
本发明的非易失性半导体存储器件，包括硅衬底；在上述硅衬底上形成的第一绝缘栅型场效应晶体管；在上述半导体衬底上形成且具有隔着上述第一绝缘栅型场效应晶体管所具有的第一栅电极和绝缘膜而形成的第二栅电极的第二绝缘栅型场效应晶体管。并且，上述第二绝缘栅型场效应晶体管的栅绝缘膜具有电荷保持功能，通过由上述第二栅电极对电压特性的改变作用，控制在上述第一扩散层电极和上述第二扩散层电极之间流动的电流。本发明的非易失性半导体存储器件，还具有如下特征。
在与上述第一及第二绝缘栅型场效应晶体管的各栅电极相交叉的方向上，具有第一扩散层电极；上述第一绝缘栅型场效应晶体管所具有的第一栅电极和与该第一栅电极相对应的第一沟道区；上述第二绝缘栅型场效应晶体管所具有的第二栅电极和与该第二栅电极相对应的第二沟道区；夹持上述第一沟道区和第二沟道区、与上述第一扩散层电极相对的第二扩散层电极。
并且，在与连接上述第一扩散层电极和上述第二扩散层电极的沟道方向相交叉的方向上具有凸型半导体区；上述绝缘栅型场效应晶体管中的任何一个或两个的沟道区被形成在上述凸型半导体区的侧壁上。
即，第一形态是至少上述第一绝缘栅型场效应晶体管所具有的第一沟道区被形成在上述凸型半导体区的侧壁上的形态。第二形态是至少上述第二绝缘栅型场效应晶体管所具有的第二沟道区被形成在上述凸型半导体区的侧壁上的形态。第三形态是上述第一及第二绝缘栅型场效应晶体管两者被形成在上述凸型半导体区的侧壁上的形态。
再有，针对上述本发明的形态，上述第一绝缘栅型场效应晶体管所具有的第一沟道区被形成在上述半导体衬底的除了上述凸型半导体区以外的衬底表面上或与此半导体衬底的上表面平行的表面上的形态，在实用中是有用的。即，将该非易失性半导体存储器件适用于半导体集成电路半导体器件的情况下，构成半导体集成电路半导体器件的通例的绝缘栅型场效应晶体管形成在半导体衬底的上表面上或与其平行的表面上。因此，在上述凸型半导体区的侧壁上形成沟道的非易失性半导体存储器件之外的绝缘栅型场效应晶体管，能够适用与这些通例相同的工序进行制造。
本发明的效果为，本发明即使为按比例缩小的平面布图，与布图的沟道宽度相比，能够使有效沟道宽度增大。因此，本发明的非易失性半导体器件即使按比例缩小也能够获得高的电流驱动能力。
图1是用于说明存储单元的存储单元等效电路图。
图2是用于说明存储单元阵列的等效电路图。
图3是用于说明存储单元阵列的等效电路图。
图4是用于说明存储单元布图的平面布局图。
图5是用于说明存储单元阵列的等效电路图。
图6是用于说明存储单元布图的平面布局图。
图7是用于说明存储单元阵列的等效电路图。
图8是用于说明存储单元布图的平面布局图。
图9是用于说明存储单元阵列的等效电路图。
图10是用于说明存储单元布图的平面布局图。
图11是用于说明存储单元结构的平面布局图。
图12是说明本发明的元件结构的截面结构图。
图13A是说明本发明的第一元件制造工序的截面结构图。
图13B是说明本发明的第一元件制造工序的截面结构图。
图13C是说明本发明的第一元件制造工序的截面结构图。
图14A是说明本发明的第一元件制造工序的截面结构图。
图14B是说明本发明的第一元件制造工序的截面结构图。
图14C是说明本发明的第一元件制造工序的截面结构图。
图15A是说明本发明的第一元件制造工序的截面结构图。
图15B是说明本发明的第一元件制造工序的截面结构图。
图15C是说明本发明的第一元件制造工序的截面结构图。
图16A是说明本发明的第一元件制造工序的截面结构图。
图16B是说明本发明的第一元件制造工序的截面结构图。
图16C是说明本发明的第一元件制造工序的截面结构图。
图17A是说明本发明的第一元件制造工序的截面结构图。
图17B是说明本发明的第一元件制造工序的截面结构图。
图17C是说明本发明的第一元件制造工序的截面结构图。
图18A是说明本发明的第一元件制造工序的截面结构图。
图18B是说明本发明的第一元件制造工序的截面结构图。
图18C是说明本发明的第一元件制造工序的截面结构图。
图19A是说明本发明的第一元件制造工序的截面结构图。
图19B是说明本发明的第一元件制造工序的截面结构图。
图19C是说明本发明的第一元件制造工序的截面结构图。
图20A是说明本发明的第一元件制造工序的截面结构图。
图20B是说明本发明的第一元件制造工序的截面结构图。
图20C是说明本发明的第一元件制造工序的截面结构图。
图21A是说明本发明的第二元件制造工序的截面结构图。
图21B是说明本发明的第二元件制造工序的截面结构图。
图21C是说明本发明的第二元件制造工序的截面结构图。
图22A是说明本发明的第二元件制造工序的截面结构图。
图22B是说明本发明的第二元件制造工序的截面结构图。
图22C是说明本发明的第二元件制造工序的截面结构图。
图23A是说明本发明的第二元件制造工序的截面结构图。
图23B是说明本发明的第二元件制造工序的截面结构图。
图23C是说明本发明的第二元件制造工序的截面结构图。
图24A是说明本发明的第二元件制造工序的截面结构图。
图24B是说明本发明的第二元件制造工序的截面结构图。
图24C是说明本发明的第二元件制造工序的截面结构图。
图25A是说明本发明的第二元件制造工序的截面结构图。
图25B是说明本发明的第二元件制造工序的截面结构图。
图25C是说明本发明的第二元件制造工序的截面结构图。
图26是说明本发明的第三元件制造工序的截面结构图。
图27A是说明本发明的第四元件制造工序的截面结构图。
图27B是说明本发明的第四元件制造工序的截面结构图。
图28是用于说明存储单元阵列的等效电路图。
图29是用于说明存储单元布图的平面布局图。
图30A是说明本发明的第五元件制造工序的截面结构图。
图30B是说明本发明的第五元件制造工序的截面结构图。
图30C是说明本发明的第五元件制造工序的截面结构图。
图31是用于说明存储单元阵列的等效电路图。
图32是用于说明存储单元布图的平面布局图。
图33是用于说明存储单元阵列的等效电路图。
图34是用于说明存储单元布图的平面布局图。
图35是用于说明存储单元阵列的等效电路图。
图36是用于说明存储单元布图的平面布局图。
图37A是说明本发明的第六元件制造工序的截面结构图。
图37B是说明本发明的第六元件制造工序的截面结构图。
图37C是说明本发明的第六元件制造工序的截面结构图。
图37D是说明本发明的第六元件制造工序的截面结构图。
图37E是说明本发明的第六元件制造工序的截面结构图。
图38A是说明本发明的第六元件制造工序的截面结构图。
图38B是说明本发明的第六元件制造工序的截面结构图。
图38C是说明本发明的第六元件制造工序的截面结构图。
图38D是说明本发明的第六元件制造工序的截面结构图。
图38E是说明本发明的第六元件制造工序的截面结构图。
图39A是说明本发明的第六元件制造工序的截面结构图。
图39B是说明本发明的第六元件制造工序的截面结构图。
图39C是说明本发明的第六元件制造工序的截面结构图。
图39D是说明本发明的第六元件制造工序的截面结构图。
图39E是说明本发明的第六元件制造工序的截面结构图。
图40A是说明本发明的第六元件制造工序的截面结构图。
图40B是说明本发明的第六元件制造工序的截面结构图。
图40C是说明本发明的第六元件制造工序的截面结构图。
图40D是说明本发明的第六元件制造工序的截面结构图。
图40E是说明本发明的第六元件制造工序的截面结构图。
图41A是说明本发明的第六元件制造工序的截面结构图。
图41B是说明本发明的第六元件制造工序的截面结构图。
图41C是说明本发明的第六元件制造工序的截面结构图。
图41D是说明本发明的第六元件制造工序的截面结构图。
图41E是说明本发明的第六元件制造工序的截面结构图。
图42A是说明本发明的第六元件制造工序的截面结构图。
图42B是说明本发明的第六元件制造工序的截面结构图。
图42C是说明本发明的第六元件制造工序的截面结构图。
图42D是说明本发明的第六元件制造工序的截面结构图。
图42E是说明本发明的第六元件制造工序的截面结构图。
图43A是说明本发明的第六元件制造工序的截面结构图。
图43B是说明本发明的第六元件制造工序的截面结构图。
图43C是说明本发明的第六元件制造工序的截面结构图。
图43D是说明本发明的第六元件制造工序的截面结构图。
图43E是说明本发明的第六元件制造工序的截面结构图。
图43F是图43E的部分Z的部分放大图。
图44A是说明本发明的第七元件制造工序的截面结构图。
图44B是说明本发明的第七元件制造工序的截面结构图。
图44C是说明本发明的第七元件制造工序的截面结构图。
图44D是说明本发明的第七元件制造工序的截面结构图。
图44E是说明本发明的第七元件制造工序的截面结构图。
图45A是说明本发明的第八元件制造工序的截面结构图。
图45B是说明本发明的第八元件制造工序的截面结构图。
图45C是说明本发明的第八元件制造工序的截面结构图。
图45D是说明本发明的第八元件制造工序的截面结构图。
图45E是说明本发明的第八元件制造工序的截面结构图。
图46A是说明本发明的第八元件制造工序的截面结构图。
图46B是说明本发明的第八元件制造工序的截面结构图。
图46C是说明本发明的第八元件制造工序的截面结构图。
图46D是说明本发明的第八元件制造工序的截面结构图。
图46E是说明本发明的第八元件制造工序的截面结构图。
图47A是说明本发明的第八元件制造工序的截面结构图。
图47B是说明本发明的第八元件制造工序的截面结构图。
图47C是说明本发明的第八元件制造工序的截面结构图。
图47D是说明本发明的第八元件制造工序的截面结构图。
图47E是说明本发明的第八元件制造工序的截面结构图。
图48A是说明本发明的第八元件制造工序的截面结构图。
图48B是说明本发明的第八元件制造工序的截面结构图。
图48C是说明本发明的第八元件制造工序的截面结构图。
图48D是说明本发明的第八元件制造工序的截面结构图。
图48E是说明本发明的第八元件制造工序的截面结构图。
图49是用于说明存储单元的等效电阻的存储单元等效电路图。
图50是用于说明存储单元布图的平面布局图。
图51是说明本发明的其它元件结构的截面结构图。
图52A是说明本发明的第九元件制造工序的截面结构图。
图52B是说明本发明的第九元件制造工序的截面结构图。
图52C是说明本发明的第九元件制造工序的截面结构图。
图53A是说明本发明的第九元件制造工序的截面结构图。
图53B是说明本发明的第九元件制造工序的截面结构图。
图53C是说明本发明的第九元件制造工序的截面结构图。
图54A是说明本发明的第九元件制造工序的截面结构图。
图54B是说明本发明的第九元件制造工序的截面结构图。
图54C是说明本发明的第九元件制造工序的截面结构图。
图55A是说明本发明的第九元件制造工序的截面结构图。
图55B是说明本发明的第九元件制造工序的截面结构图。
图55C是说明本发明的第九元件制造工序的截面结构图。
图56A是说明本发明的第九元件制造工序的截面结构图。
图56B是说明本发明的第九元件制造工序的截面结构图。
图56C是说明本发明的第九元件制造工序的截面结构图。
图57A是说明本发明的第十元件制造工序的截面结构图。
图57B是说明本发明的第十元件制造工序的截面结构图。
图57C是说明本发明的第十元件制造工序的截面结构图。
图58A是说明本发明的第十元件制造工序的截面结构图。
图58B是说明本发明的第十元件制造工序的截面结构图。
图58C是说明本发明的第十元件制造工序的截面结构图。
图59A是说明本发明的第十元件制造工序的截面结构图。
图59B是说明本发明的第十元件制造工序的截面结构图。
图59C是说明本发明的第十元件制造工序的截面结构图。
图60A是说明本发明的第十元件制造工序的截面结构图。
图60B是说明本发明的第十元件制造工序的截面结构图。
图60C是说明本发明的第十元件制造工序的截面结构图。
图61A是说明本发明的第十元件制造工序的截面结构图。
图61B是说明本发明的第十元件制造工序的截面结构图。
图61C是说明本发明的第十元件制造工序的截面结构图。
图62是用于说明存储单元布图的平面布局图。
图63A是说明本发明的其它元件结构的截面结构图。
图63B是说明本发明的其它元件结构的截面结构图。
图63C是说明本发明的其它元件结构的截面结构图。
图64A是说明本发明的其它元件结构的截面结构图。
图64B是说明本发明的其它元件结构的截面结构图。
图64C是说明本发明的其它元件结构的截面结构图。
图65是用于说明存储单元布图的平面布局图。
图66A是说明本发明的其它元件结构的截面结构图。
图66B是说明本发明的其它元件结构的截面结构图。
图66C是说明本发明的其它元件结构的截面结构图。
符号说明100、130衬底、120氧化膜、200、210、300、310扩散层电极、500、550栅电极、600、620、630、650、655硅化物层、900、950栅绝缘膜、930、931、932、935、936、940绝缘膜层、800、801、802抗蚀剂、1500选择栅极图形、1150有源区图形、1550存储栅极配置、1551间隔蚀刻掩膜图形、1555加工残余、1650接触图形。
具体实施例方式
(实施方式1)下面，参照本发明的实施例来详细地进行说明。首先，说明以作为本发明的核心部分的存储单元为中心的形成方法及本发明的结构。
图2示出了利用本发明的存储单元构成存储器阵列时的等效电路。在此，使字线(SGL)共通的单元等，代表8位，通过重复这些单元，构成阵列。在图例中，配置8个存储单元(BIT1、BIT2等)，配置有位线(BL0、BL1)和与其交叉的字线(SGL0、SGL1、SGL2、SGL3)、及存储栅极连接的线(下面，存储栅极线简称为MGL0、MGL1、MGL2、MGL3)。SL0、SL1是源极线。
图3、图4表示等效电路和用于实现此存储阵列的半导体衬底上的平面布局(布图)。在平面布局图中，为说明单元配置，仅示出了有源区1150和选择栅极1500、及存储栅极1550和接触布局1650。但是，如后面的形成工序说明的，由于存储栅极能够通过自对准工艺形成，因此就不存在形成工序中图示的这种掩膜，是用于说明配置的。虚线包围的区域是对应于等效电路的WORD1的2个位。若对照图3的等效电路图，以位线BL1为中心，左右配置一对选择栅极1500及存储栅极1550。
图5、图6是同样地表示更换了存储栅极和选择栅极配置的情况的构成例的等效电路图，及其平面布图。图7、图8是在所有的存储单元的扩散层上设置接触点的例子。能够以条带状形成有源区。
图9、图10是分别表示堆叠配置存储单元的例子的等效电路图及平面布局图。在图10中，表示出图9中的BIT1的部分的选择栅极1500及存储栅极1550的配置。并且，在此例的情况下，单元按每个位重复以形成。
以上，虽然举例示出了存储单元的各种形态，但在任意的布图中，选择栅极和存储栅极的基本单位中为相同的结构。因此，通过如图11所示的基本结构来说明形成工艺。
图12示出了由图11的布图形成的存储单元的截面结构。如图11所示的，在平面中，形成在有源区1150的上部并列配置选择栅极1500和存储栅极1550的结构。图12是这种结构具体化的例子。在半导体衬底100上隔着栅绝缘膜900及950、形成选择栅极500和存储栅极550。在这些选择栅极500、存储栅极550的各一方的侧壁上，形成侧面衬垫940。选择栅极500和存储栅极550同样由栅绝缘膜950的延伸部来进行绝缘。符号950的部分是电荷保持部，例如是层叠二氧化硅膜和氮化硅膜和二氧化硅膜的结构。图中，省略了叠层膜中的详细结构。在存储栅极侧形成扩散层200及210。在此，为了说明，将此扩散层称为源。在选择栅极侧形成扩散层300及310。在此，称此扩散层为漏。在本例中，与侧面衬垫940自对准地形成扩散层210及扩散层310。
图13A至图20C是顺序表示作为本发明的第一实施例的半导体器件及其制造工序的典型截面图。在这些图中，图11的沟道方向的截面(A-A截面)由各图A(例如图13A、14A等)、包含选择栅极的截面(B-B截面)由各图B(例如图13B、14B等)、包含存储栅极的截面(C-C截面)由各图C(例如图13C、14C等)来进行表示。在此，使用相当于所谓0.13微米的工艺来进行说明。
在半导体衬底100的有源区表面上，形成10nm的氧化膜930后，利用CVD法淀积100nm的氮化硅膜931。此后，使用光刻技术，将上述氮化硅膜931和氧化硅膜930的叠层膜、及半导体衬底100蚀刻300nm，按所希望的形状构图(patterning)有源区(相当于图11、1150)(图13A、图13B、图13C)。
氧化在上述工序中形成的沟槽的表面后，淀积二氧化硅膜932。再有，由于半导体衬底表面的氧化膜复杂，所以省略图示。将如此准备的半导体衬底表面进行化学机械抛光(CMPChemical mechanicalpolishing)，完成所谓浅沟隔离(STIShallow Trench Isolation)(图14A、图14B、图14C)。
将氮化膜931作为掩膜，通过蚀刻50nm的氧化膜932，就能够获得凸型形状。作为此蚀刻，通过使用湿蚀刻就可不对衬底造成损伤。(图15A、图15B、图15C)。
到此为止，通过去除作为掩膜使用的氮化膜931及氧化膜930，露出有源区的硅表面(图16A、图16B、图16C)。
通过热氧化半导体衬底表面，形成2.5nm的栅绝缘膜900后，利用CVD(化学气相淀积)法淀积200nm的多晶硅500，并且淀积50nm的二氧化硅膜935。按选择栅极图形(图11、1500)进行构图后，蚀刻该氧化膜935及多晶硅500，形成选择栅电极。此时如(c)所示，在存储栅极区中，进行加工以便在凸型侧面上不残余500等(图17A、图17B、图17C)。
去除存储栅极区的栅绝缘膜900后，氧化4nm的露出的衬底表面。在此上部，利用CVD法，淀积8nm的氮化硅膜，并且淀积7nm的二氧化硅膜，由此形成ONO膜950。在此ONO膜950的形成中，可采用ISSG(In-Situ Steam Generation现场蒸气产生)氧化。即，通过对衬底表面进行ISSG氧化，生长5nm的氧化膜，淀积14nm的氮化硅膜。此后，通过ISSG氧化该氮化硅膜，就能够形成6nm的上部氧化膜。
形成ONO膜950后，淀积70nm通过现场(in-situ)掺杂了高浓度磷的多晶硅。然后，对此多晶硅膜，进行各向异性蚀刻，由此在选择栅极500的侧面形成衬垫形状的存储栅极550。此时，在接触点形成部中，就能够按光致抗蚀剂图形来设置掩膜(图18A、图18B、图18C)。再有，虽然在此未图示，但也可进行追加蚀刻，以便从不需要部分的凸型侧面上去除多晶硅550。
蚀刻去除作为不需要部分的多晶硅550。作为不需要部分的多晶硅层，具体地是与构成选择栅极500的存储栅极的区域相反侧面的多晶硅层。此时，能够将ONO膜950作为基底保护层使用。将选择栅极500及存储栅极550作为掩膜，离子注入砷，由此形成源200及漏300(图19A、图19B、图19C)。
蚀刻去除露出的ONO膜950，接着，分别将选择栅极500及存储栅极550作为掩膜，离子注入砷，通过由此形成源200及漏300，降低了离子注入时的加速能量，并且能够形成浅结。再有，此时，作为针对离子注入的表面保护层，也可在衬底上形成3nm的热氧化膜。此外，在此热氧化工序中使用ISSG氧化法，由此也在ONO叠层膜的氮化膜侧面上形成氧化膜，就能够在氮化膜四周得到具有氮化膜-氧化膜的良好界面的结构。
再有，淀积100nm的二氧化硅膜，通过对此二氧化硅膜进行各向异性蚀刻，在选择栅极500及存储栅极550侧面上形成衬垫940。并且，将此作为掩膜，利用离子注入砷的方法形成扩散层210及扩散层310(图20A、图20B、图20C)。配合这些杂质掺杂，还能够对选择栅极500掺入杂质。这些工艺适用于通常的LDD(Lightly dopeddrain轻掺杂漏)工艺。下面，通过常规CMOS工艺的布线工序，形成存储单元。
(实施方式2)图21A至图25C表示了比上述形成工艺更稳定的工艺的例子。在这些图中，与上述实施例相同，使用图11所示的各截面。即，各图A、B、C表示与上述例相同的截面。
在上述实施方式1中，直到图16A、16B、16C的阶段形成后，形成栅绝缘膜900。并且，淀积300nm的多晶硅500，利用CMP法，通过抛光此多晶硅，使多晶硅500表面平坦化。在有源区的凸部顶上，构成200nm的厚度。此后，淀积50nm的二氧化硅膜935。使用选择栅极图形(图11，符号1500)，蚀刻氧化膜935、多晶硅500，形成选择栅极(图21A、图21B、图21C)。
淀积作为存储栅极550的多晶硅后，进行衬垫加工，由此形成存储栅极(图22A、图22B、图22C)。
去除作为不需要部分的存储栅极层550，利用离子注入，形成与存储栅极550及选择栅极930自对准的扩散层200及扩散层300(图23A、图23B、图23C)。
进行氧化膜衬垫940的形成，进一步形成扩散层210及扩散层310(图24A、图24B、图24C)。
采用已知的所谓自对准硅化物(SALICIDE)工艺，选择地将扩散层210、310、及选择栅极500和存储栅极550的上部的硅化物化(图25A、图25B、图25C)。形成的硅化物层是600、620、630、650。
利用此工艺，由于使选择栅极的上面平坦化，所以容易进行加工。
(实施方式3)形成扩散层200、210、300、310的离子注入时，通过相对衬底从斜方向进行注入，能够形成有效的扩散层。即，由于有源区为凸型，因此通过从斜方向离子注入，能够在侧面中导入杂质。图26是表示从斜方向离子注入状态的例子的截面图。在此例中，在半导体衬底100上设置氧化膜932。如图26所示，通过从两个方向(A、B)注入，就形成具有沿凸部区域两侧面的区域的扩散层200。
(实施方式4及5)图27A及图27B是说明用自对准硅化工序获得良好的结特性的结构的图。图27A是平面布图。在图27A中，与图11相同符号1150是有源区，1500是选择栅极、1550是存储栅极。图27B是表示从箭头所示方向看图27A的A-A截面的单元结构的图。通过在半导体衬底100的凸型侧面上形成衬垫940，仅在凸型上部形成硅化物层620。能够在扩散层210内形成硅化物620。再有，在图中，符号932是氧化膜、650是硅化物层。
在本例中认为，有源区1150，由于其截面结构为凸型形状，所以在此台阶部中存储栅极550以衬垫状残留。图28至图36是用于说明此台阶的图。
图28是存储单元阵列的等效电路图，图29是表示其核心部分的平面布局的图。作为图28的WORD1表示的存储阵列区的平面布局用图29表示。存储阵列区WORD1内的存储单元BIT1及BIT2被表示在图29平面图的WORD1内。在图左右，线对称地配置BIT1及BIT2的各存储单元中的选择栅极1500、存储栅极1550。区域1150表示有源区，符号1650表示接触点，与以上例子是相同的。本例中，是相对的存储栅极被同相驱动的例子。
根据上述的制造工序可知，加工存储栅极1550时，有源区1150的截面结构变为凸型。因此，在符号1555表示的区域中，沿有源区1550的台阶产生加工残余。在夹持选择栅极1500的、存储栅极1550的相反侧上，由于进行存储栅极的去除，所以未发生这样的加工残余。如从图29中可知的，由于此加工残余1555为符合存储栅极1550的形状，所以不引起存储栅极间的短路。
因此，如图30所示，对存储栅极550进行衬垫加工时，通过并未过蚀刻的加工，就能够形成图29所示的加工残余的区域1555。因此，能够降低存储栅极的电阻。再有，图30A、图30B、图30C与之前的相同，对应图11的各截面。
图31、32是表示其它阵列结构例的图。图31是等效电路图，图32是表示其核心部分的平面布局的图。此例中，是存储栅极MGL共通化的例子。由于其它部分与目前为止的例子相同，所以，省略详细说明。本例中，由于分裂栅极结构的单元的结构，因此为单元的选择能够由选择栅极进行的结构。图32中，示出了图31中的WORD1部的两个存储单元BIT1、BIT2的部分。各部的符号与以前相同。图32的例子中，产生连接在存储栅极1550间的加工残余1555。但是，由于存储栅极是共通化的，所以未产生因存储栅极间的短路引起的不良，能够降低电阻。
仅相对单元的存储栅极共通化是图33、图34的例子。图33是等效电路图，图34是表示其核心部分的平面布局的图。此例中，是相对的存储栅极共通化(MGL0、MGL1)的例子。对应于共通化的存储栅极MGL0、MGL1的区域，用图34的左右表示。并且，对应于共通化的存储栅极MGL0的区域可参见图33，MGL0连接的两个存储栅极以符号1550左右对称地图示出。对应于共通化的存储栅极MGL0的字线SGL0、SGL1平行地设置在上述符号1550的部分上。再有，对应于共通化的存储栅极MGL1的区域可参见图33，MGL1连接的两个存储栅极以符号1550左右对称地图示出。对于对应于共通化的存储栅极MGL1的字线SGL2、SGL2，与MGL0的情况相同用图示出。其它部分由于与目前为止的例子相同，所以，省略详细说明。
在此单元中，由于相对的存储栅极是共通化的，所以没有引起图34中符号1555所示的加工残余的问题。符号1551表示去除了在与选择栅极的存储栅极相反侧形成的衬垫550的掩膜配置例。
在本实施例中，由于通过蚀刻存储栅极部的元件隔离氧化膜，使从衬底表面起后退，所以形成存储栅极的有源区为凸形状。因此，形成存储栅电极时，存储栅电极材料还在凸形状的侧面形成。由此，具有存储栅电极的晶体管的有效的沟道宽度比没有将有源区形成凸形状时增大了。另一方面，将形成有外围器件的有源区构成凸形状时，在侧面也形成沟道，在凸形状的侧面和凸形状的上面形成沟道的阈值不同。为此，对栅电极施加现有的达到截止状态的电压时，在凸形状的侧面会形成沟道。由此，即使是截止状态，也会流过侧面沟道引起的漏电流，不是优选的。
为此，在本实施例中，通过仅蚀刻存储栅极部的元件隔离氧化膜，在外围器件的有源区不形成凸形状，使形成有存储栅电极的有源区为凸形状。
在本实施例中，由于有蚀刻存储栅极部的元件隔离绝缘膜的工艺，所以，存储栅极部的元件隔离绝缘膜的表面比形成有具有选择栅电极的晶体管及外围器件的元件隔离绝缘膜的表面更低。
(实施方式6)表示堆叠的存储单元的是图35、图36的例子。图35是等效电路图，图36是表示其核心部分的平面布局图。
在堆叠的情况下，由于必须去除一侧的衬垫栅极550，所以即使衬垫加工时并没有进行过蚀刻(over etching)，也不引起由于加工残余而引起的短路等问题。
接着，说明仅存储栅极为凸型形状的例子。图37A到图43E是按制造工序顺序表示其他的实施例的元件截面图。此例的情况下，在外围电路和逻辑部能够与选择栅极同时形成通常的平坦型器件。在外围电路中使用的器件，在电路设计上，要求不改变器件参数。由此，能够原样使用另外设计。为此，外围电路的器件具有要求与以前相同的器件也可以的情况。为此，要求通常结构的器件是可以的，本发明实施方式是有效的。
再有，在从图37A到图43E中，与以前相同，图11的沟道方向的截面(A-A截面)由各图A、包含选择栅极的截面(B-B截面)由各图B、包含存储栅极的截面(C-C截面)由各图C表示。并且，各D图表示外围器件的沟道方向的截面，各E图表示含有外围器件的栅极的截面。在此，虽然外围器件没有用等效电路图示出，但，使用通例的集成电路结构就足够了，各图的截面图表示截取上述核心部分的截面的图。在下面的例子中，涉及外围器件表示出相同的截面。
利用上述浅沟隔离工艺，在半导体衬底上形成元件隔离结构(图37A、图37B、图37C、图37D、图37E)。即，在半导体衬底100的有源区表面上形成氧化膜930后，淀积氮化硅膜931。此后，使用光刻技术，蚀刻上述氮化硅膜931、及氧化膜930的叠层膜、以及半导体衬底100所希望的部分，形成有源区。氧化用上述工序形成的沟槽的表面后，淀积二氧化硅膜932。再有，由于半导体衬底表面的氧化膜变得复杂，所以省略图示。将如此准备的半导体衬底表面进行化学机械抛光，完成所谓浅沟隔离。
通过热氧化露出的衬底表面，形成2.5nm的栅绝缘膜900(图38A、图38B、图38C、图38D、图38E)。
淀积多晶硅500，通过构图，形成选择栅极。(图39A、图39B、图39C、图39D、图39E)。此时，能够同时形成外围电路中的器件的栅电极。
用抗蚀剂800遮蔽选择栅极及外围器件部(图40A、图40B、图40C、图40D、图40E)。
蚀刻50nm的存储栅极部的元件隔离氧化膜932。(图41A、图41B、图41C、图41D、图41E)。
形成存储栅极的栅极绝缘膜950后，利用衬垫的形成工艺形成存储栅极550。接着，利用离子注入法，形成扩散层200、210、300、310(图42A、图42B、图42C、图42D、图42E)。这些工艺能够与上述实施例相同地进行。
适用通例的自对准硅化物工艺，表示出形成硅化物化部分的结构(图43A、图43B、图43C、图43D、图43E)。
再有，在图43F中，示出了图43E的符号Z的部分的部分放大图。在图43E为止的图中，虽然用直线描绘半导体衬底面，但在实际工序中，如图43F所示，二氧化硅膜的形成在硅的凸部的端部形成若干凹陷。在不特别预先说明的情况下，即使本例以外，此情况也是相同的。
(实施方式7)图44A-E表示的是在上述发明实施例中形成凸型形状时，通过在存储部中也遮蔽提高合格率的例子。即，通过在存储部的选择栅极侧也配置图40A-E中的掩膜(符号801的部分相当于此掩膜)，就能够使选择栅极扩散层300、310不形成凸形状。由此，即使是在存储阵列内，也能够获得外围电路区和扩散层相同的结构。
(实施方式8)图45A-E至图48A-E是表示其它实施例的图，是表示平坦地形成选择栅极及外围电路器件，在凸型上形成存储栅极的工序。在图45A-E到图48A-E中，与以前相同，各A-C表示图11的沟道方向的各截面，并且，各D图、各E图是表示外围器件的沟道方向截面及包含外围器件的栅极的截面。以下，基本的工序由于与以前的例子相同，所以简单说明基本工序，详细叙述本例的固有事项。
与以前的例子相同，在半导体衬底100上形成元件隔离区(图45A、图45B、图45C、图45D、图45E)。
在外围电路区及选择栅极区上设置掩膜802，在存储栅极部形成凸型形状(图46A、图46B、图46C、图46D、图46E)。
加工选择栅极500及外围电路器件(图47A、图47B、图47C、图47D、图47E)。
形成存储栅极绝缘膜950及存储栅极550，下面，通过进行与上述实施例相同的加工工艺，就能够获得存储单元及外围电路器件(图48A、图48B、图48C、图48D、图48E)。利用此工艺，在外围电路区及选择栅极能够形成通常的MOSFET，能够使存储栅极具有凸型有源区。再有，利用图46A-E的工序，使用抗蚀剂仅覆盖外围部，由此，就能够在凸型有源区上形成选择栅极及存储栅极。
(实施方式9)本发明的上述存储装置中，如在图1中所看到的，选择晶体管和存储栅极能够看作是纵向堆叠两个晶体管的结构。在此，考虑单元的读出电流时，等效地，可看作是将对应于选择栅极的电阻Rcg和对应于存储栅极的电阻Rmg串联连接。图49将其作为等效电路示出。为此，在仅上述存储栅极为凸型的情况下，就能够使Rmg变小。
因此，与上述现有读出方法相反，通过使V1＜V2，就能够获得大的读出电流。这是由于由在选择栅极中在表面上形成的反型层，通过凸型形状可以在衬底内部引入载流子。
即使利用在SOI(Silicon On Insulator绝缘体上硅)上形成的存储单元，也能够获得上述凸形状带来的效果。图50是平面布图，图51表示其截面结构。
平面布图的特点，是能够使布图后的沟道宽度比体区(bulk)小。在该截面结构中，在支持衬底130上设置隐埋氧化膜(buried oxide)120。图52A-C到图56A-C是按制造工序顺序表示此元件的截面图。在这些图中，如图50所示，各A图表示沟道方向截面(A-A截面)，各B图表示包含选择栅极的截面(B-B截面)，各C图表示包含存储栅极的截面(C-C截面)。
按照有源区图形(图50、符号1150)对处于支持衬底130上的、所谓“隐埋氧化膜”120上的80nm厚的单晶硅(SOI)100进行蚀刻(图52A、图52B、图52C)。
对SOI 100的表面进行氧化，形成2.5nm的栅绝缘膜900。淀积300nm的多晶硅500后，利用CMP法抛光，使多晶硅表面平坦化。并且，利用CVD法，淀积50nm的二氧化硅膜935后，使用选择栅图形(图50、符号1500)，蚀刻氧化膜935和多晶硅500的叠层膜(图53A、图53B、图53C)。
使存储栅极区域的硅表面露出，通过热氧化，形成4nm的氧化膜，通过层叠10nm厚的氮化硅膜及7nm的二氧化硅膜，形成存储栅极绝缘膜950(图54A、图54B、图54C)。
淀积50nm的多晶硅后，通过使用衬垫加工工艺，在选择栅极侧面上形成衬垫栅极550(图55A)，去除不需要部分的多晶硅(图55A、图55B、图55C)。
与上述实施例相同，通过形成扩散层200、210、300、310就能够获得凸型形状的存储单元结构(图56A、图56B、图56C)。
(实施方式10)图57A-C到图61A-C中示出了使用上述SOI形成凸型形状单元时，可容易加工的工艺。在这些各图中也使用图50的各截面。
对SOI衬底表面的硅(SOI)进行热氧化，形成30nm厚的氧化膜层936。此后，使用有源区图形(图50、符号1150)加工氧化膜936及SOI层(图57A、图57B、图57C)。
(图58)对SOI 100的侧面进行氧化，形成2.5nm的栅绝缘膜900。淀积300nm的多晶硅500后，利用CMP法抛光，使多晶硅表面平坦化。并且，利用CVD法，淀积50nm的二氧化硅膜935后，使用选择栅图形(图50、符号1500)，蚀刻氧化膜935和多晶硅500的叠层膜(图58A)(图58A、图58B、图58C)。此时，由于层936而不会蚀刻SOI 100。
使存储栅极区域的硅表面露出，通过热氧化，形成4nm的氧化膜，通过层叠10nm厚的氮化硅膜及7nm的二氧化硅膜，形成存储栅极绝缘膜950(图59A)(图59A、图59B、图59C)。
淀积50nm的多晶硅后，通过使用衬垫加工工艺，在选择栅极500侧面上形成衬垫栅极550，去除不需要部分的多晶硅(图60A、图60B、图60C)。
与上述实施例相同，通过形成扩散层200、210、300、310，就能够获得凸型形状的存储单元结构(图61A、图61B、图61C)。
对于存储栅极，由于栅绝缘膜950比选择栅极的栅绝缘膜900更厚，所以驱动能力方面变差。但是，此结构中，由于存储栅极能够使SOI的上部及两侧面成为沟道，所以能够使与选择栅极的电流驱动能力比下降。
(实施方式11)到目前为止，虽然对仅在选择栅极的侧面上形成存储栅极的存储单元结构进行了说明，但本例即使是在选择栅极的两侧具有存储栅极的结构也是有效的。
图62中示出了其平面布图。在选择栅极1500的两侧配置了存储栅极1550。但是，在利用自对准工艺形成存储栅极的情况下，作为掩膜图形，不存在存储栅极。图63A-C表示图62的元件截面结构。图63A是图62的沟道方向(A-A截面)的截面图，图63B是包含选择栅极的图62的B-B截面，图63C是包含存储栅极的图62的C-C及D-D的截面。在C-C截面和D-D截面中，形成相同的结构。也可利用在图21A-C到图25A-C中所示的制造方法，改变图23A-C说明的不需要部分的存储栅极550去除工序，在选择栅极的两侧形成存储栅极。在本实施例中，在凸型形状上形成选择栅极及两存储栅极。
图64是图62及图63说明的存储单元结构中，以平坦结构形成选择栅极，以凸型形状形成存储栅极的图。也可以通过使用在图37A-C到图43A-C中说明的制造工序来形成。
(实施方式12)图65、图66A-C表示的是使用SOI在选择栅极的两侧形成存储栅极的情况。
图65中示出了其平面布图。在选择栅极1500的两侧配置存储栅极1550。但是，在利用自对准工艺形成存储栅极的情况下，作为掩膜图形，不存在存储栅极。图66A-C表示的是图65的元件截面结构。图66A是图65的沟道方向(A-A截面)的截面图，图66B是包含选择栅极的图65的B-B截面，图66C是包含存储栅极的图65的C-C及D-D的截面。在C-C截面和D-D截面中，形成相同的结构。也可利用在图21A-C到图25A-C中所示的制造方法，改变图23A-C说明的不需要部分的存储栅极550去除工序，在选择栅极的两侧形成存储栅极。在本实施例中，能够在用SOI制作的凸型形状上形成选择栅极及两存储栅极。
下面列举本申请发明的各主要形态。
第一例为半导体存储器件，其为，包括在硅衬底上形成的第一绝缘栅型场效应晶体管，和与该晶体管栅极并行且连接形成的第二绝缘栅型场效应晶体管；在与这些栅极交叉方向上设置第一扩散层电极、第一栅极和由该栅极控制的第一沟道、第二栅极和由该栅极控制的第二沟道、第二扩散层电极；第二绝缘栅型场效应晶体管的栅绝缘膜具有电荷保持功能；在第一扩散层和第二扩散层间流动的电流，利用第二栅极使电压特性改变的非易失性半导体存储器件，其中，第一晶体管的沟道，在与连接第一扩散层电极和第二扩散层电极的沟道方向交叉的方向上形成凸型，将该凸部的侧面作为沟道使用。
第二例为半导体存储器件，其为，包括在硅衬底上形成的第一绝缘栅型场效应晶体管，和与该晶体管栅极并行且连接形成的第二绝缘栅型场效应晶体管；在与这些栅极交叉方向上设置第一扩散层电极、第一栅极和由该栅极控制的第一沟道、第二栅极和由该栅极控制的第二沟道、第二扩散层电极；第二绝缘栅型场效应晶体管的栅绝缘膜具有电荷保持功能；在第一扩散层和第二扩散层间流动的电流，利用第二栅极使电压特性改变的非易失性半导体存储器件，其中，第二晶体管的沟道，在与连接第一扩散层电极和第二扩散层电极的沟道方向交叉的方向上形成凸型，将该凸部的侧面作为沟道使用。
第三例为半导体存储器件，其为，包括在硅衬底上形成的第一绝缘栅型场效应晶体管，和与该晶体管栅极并行且连接形成的第二绝缘栅型场效应晶体管；在与这些栅极交叉方向上设置第一扩散层电极、第一栅极和由该栅极控制的第一沟道、第二栅极和由该栅极控制的第二沟道、第二扩散层电极；第二绝缘栅型场效应晶体管的栅绝缘膜具有电荷保持功能；在第一扩散层和第二扩散层间流动的电流，利用第二栅极使电压特性改变的非易失性半导体存储器件，其中，第一和第二晶体管的沟道，在与连接第一扩散层电极和第二扩散层电极的沟道方向交叉的方向上形成凸型，将该凸部的侧面作为沟道使用。
第四例为半导体存储器件，其为，包括在硅衬底上形成的第一绝缘栅型场效应晶体管，和与该晶体管栅极并行且连接形成的第二绝缘栅型场效应晶体管；在与这些栅极交叉方向上设置第一扩散层电极、第一栅极和由该栅极控制的第一沟道、第二栅极和由该栅极控制的第二沟道、第二扩散层电极；第二绝缘栅型场效应晶体管的栅绝缘膜具有电荷保持功能；在第一扩散层和第二扩散层间流动的电流，利用第二栅极使电压特性改变的非易失性半导体存储器件，其中，第一晶体管的沟道将平坦的衬底面作为沟道，第二晶体管的沟道在与连接第一扩散层电极和第二扩散层电极的沟道方向交叉的方向上形成凸型，将该凸部的侧面作为沟道使用。
第五例为集成半导体器件，其特征在于，在一个衬底上，具有多个上述第一例的半导体存储器件和隔着绝缘膜控制沟道的场效应晶体管；至少一个场效应晶体管的沟道是平坦的。
第六例为集成半导体器件，其特征在于，在一个衬底上，具有多个上述第二例的半导体存储器件，和隔着绝缘膜控制沟道的场效应晶体管；至少一个场效应晶体管的沟道是平坦的。
第七例为集成半导体器件，其特征在于，在一个衬底上，具有多个上述第三例的半导体存储器件，和隔着绝缘膜控制沟道的场效应晶体管；至少一个场效应晶体管的沟道是平坦的。
第八例为集成半导体器件，其特征在于，在一个衬底上，具有多个上述第四例的半导体存储器件，和隔着绝缘膜控制沟道的场效应晶体管；至少一个场效应晶体管的沟道是平坦的。
第九例为半导体存储器件的形成方法，其特征在于，在具有上述第三例的半导体存储器件，和隔着绝缘膜控制沟道的场效应晶体管的集成半导体器件的形成工序中，具有形成元件隔离区域的工序、至少覆盖一个该场效应晶体管的工序、和利用该掩膜将该半导体存储器件的沟道部加工成凸型形状的工序。
第十例为半导体存储器件的形成方法，其特征在于，在上述第四例的半导体存储器件的形成工序中，具有在形成第一栅电极后，将该第一栅电极蚀刻至掩膜的工序，并具有将第二晶体管的沟道形成为凸型形状的工序。
根据上述详细说明，由于本发明方式仅使用现行的半导体工艺，就能够获得更高性能的半导体器件，所以具有高的可利用性。
权利要求
1.一种半导体器件，其特征在于，包括半导体衬底；在上述半导体衬底上形成的第一绝缘栅型场效应晶体管；以及在上述半导体衬底上形成且具有隔着上述第一绝缘栅型场效应晶体管所具有的第一栅电极和绝缘膜而形成的第二栅电极的第二绝缘栅型场效应晶体管，在与上述第一及第二绝缘栅型场效应晶体管的各栅电极交叉的方向上，具有第一扩散层电极；上述第一绝缘栅型场效应晶体管所具有的第一栅电极和与该第一栅电极相对应的第一沟道区；上述第二绝缘栅型场效应晶体管所具有的第二栅电极和与该第二栅电极相对应的第二沟道区；以及夹持上述第一沟道区和第二沟道区以与上述第一扩散层电极相对的第二扩散层电极，上述第二绝缘栅型场效应晶体管的栅绝缘膜具有电荷保持功能，通过由上述第二栅电极对电压特性的改变的作用，对在上述第一扩散层电极和上述第二扩散层电极之间流动的电流进行控制，并且，在与连接上述第一扩散层电极和上述第二扩散层电极的沟道方向相交叉的方向上具有凸型半导体区，上述第一绝缘栅型场效应晶体管所具有的第一沟道区被形成在上述凸型半导体区的侧壁上。
2.根据权利要求1中所述的半导体器件，其特征在于，上述第二绝缘栅型场效应晶体管所具有的第二沟道区被形成在上述凸型半导体区的侧壁上。
3.一种半导体器件，其特征在于，包括半导体衬底；在上述半导体衬底上形成的第一绝缘栅型场效应晶体管；以及在上述半导体衬底上形成且具有隔着上述第一绝缘栅型场效应晶体管所具有的第一栅电极和绝缘膜而形成的第二栅电极的第二绝缘栅型场效应晶体管，在与上述第一及第二绝缘栅型场效应晶体管的各栅电极相交叉的方向上，具有第一扩散层电极；上述第一绝缘栅型场效应晶体管所具有的第一栅电极和与该第一栅电极相对应的第一沟道区；上述第二绝缘栅型场效应晶体管所具有的第二栅电极和与该第二栅电极相对应的第二沟道区；以及夹持上述第一沟道区和第二沟道区以与上述第一扩散层电极相对的第二扩散层电极，上述第二绝缘栅型场效应晶体管的栅绝缘膜具有电荷保持功能，通过由上述第二栅电极对电压特性的改变作用，对在上述第一扩散层电极和上述第二扩散层电极之间流动的电流进行控制，并且，在与连接上述第一扩散层电极和上述第二扩散层电极的沟道方向相交叉的方向上具有凸型半导体区，上述第二绝缘栅型场效应晶体管所具有的第二沟道区被形成在上述凸型半导体区的侧壁上。
4.根据权利要求3中所述的半导体器件，其特征在于，上述第一绝缘栅型场效应晶体管所具有的第一沟道区被形成在上述半导体衬底的除了上述凸型半导体区以外的衬底表面上或与此半导体衬底的上表面平行的面上。
5.一种半导体器件，其特征在于，在半导体衬底上具有多个权利要求1至权利要求4的至少任何一项中所记载的非易失性半导体存储器件和绝缘栅型场效应晶体管，至少一个绝缘栅型场效应晶体管的沟道被形成在上述半导体衬底的除了上述凸型半导体区以外的衬底表面上或与此半导体衬底的上表面平行的面上。
6.一种半导体器件，其特征在于，包括半导体衬底；在上述半导体衬底上形成的第一元件隔离氧化膜；在上述半导体衬底上形成的第二元件隔离氧化膜；在上述半导体衬底上隔着第一绝缘膜而形成的第一栅电极；以及在上述半导体衬底上隔着第二绝缘膜形成的与上述第一栅电极邻接的第二栅电极，上述第二绝缘膜具有电荷积聚膜，上述第一栅电极被形成在上述第一元件隔离氧化膜上，上述第二栅电极被形成在上述第二元件隔离氧化膜上，上述第二元件隔离氧化膜的表面比上述第一元件隔离氧化膜的表面后退。
7.根据权利要求6所述的半导体器件，其特征在于，还包括在上述半导体衬底上形成的第三元件隔离氧化膜；以及在上述半导体衬底上隔着第三绝缘膜而形成的第三栅电极，上述第三栅电极被形成在上述第三元件隔离氧化膜上，上述第二元件隔离氧化膜的表面比上述第三元件隔离氧化膜的表面后退。
8.根据权利要求7所述的半导体器件，其特征在于，上述第一栅电极及上述第二栅电极被形成在存储器阵列区内，上述第三栅电极被形成在外围电路区内。
9.一种半导体器件的制造方法，其特征在于，包括在按要求准备的半导体衬底上，对应于形成非易失性半导体存储器件的区域，隔着覆盖至少一个绝缘栅型场效应晶体管的形成区域的掩膜、或隔着该绝缘栅型场效应晶体管的栅电极、在上述半导体衬底上形成半导体凸型区的工序；在上述半导体凸型区的至少侧壁上，隔着绝缘物层形成栅电极的工序。
全文摘要
提供一种即使缩小存储单元也具有优良读出电流驱动能力的非易失性半导体存储器件。在分裂栅极结构的非易失性半导体存储器件中，在凸型衬底上形成存储栅极，将其侧面作为沟道使用。
文档编号H01L27/105GK1728401SQ200510086030
公开日2006年2月1日 申请日期2005年7月20日 优先权日2004年7月29日
发明者久本大, 安井感, 木村绅一郎, 石丸哲也 申请人:株式会社瑞萨科技