专利名称：非易失性半导体存储装置及其制造方法
技术领域：
本发明涉及一种非易失性半导体存储装置及其制造方法，特别涉及回避或控制因加工时的充电而产生的损坏的非易失性半导体存储装置及其制造方法。
背景技术：
近年来，随着非易失性半导体存储装置的高集成化，存储单元尺寸逐渐缩小，为适应这种情况提出过很细的栅电极即字线。然而，如果使字线细长，字线电阻就高，字线的信号延迟也就更大。因此发生难以高速工作的问题。
于是，作为减少字线电阻的方法，能够想到利用Self Align Silicide技术(以下，称为自我对准金属硅化物技术)，但是当把自我对准金属硅化物技术用到非易失性半导体存储装置中的时候，为了防止字线和源极扩散层或漏极扩散层的短路，或者半导体衬底和源极扩散层或漏极扩散层的短路，需要事先利用用绝缘膜覆盖存储单元的栅电极的侧壁的技术。
一般来说，在非易失性半导体存储装置的存储单元中，作为对特性不均匀的对策或者对形成源极扩散层、漏极扩散层时离子注入所产生的损害的对策，是要求在栅电极的侧壁形成比较厚的绝缘膜。根据存储单元排列的结构，也可能有这种情况，为了不使半导体衬底中的字线间区域露出，还要求用覆盖栅电极的侧壁的绝缘膜填满字线间的区域。
非易失性半导体存储装置，在半导体衬底上的存储单元排列区域的外部区域备有半导体装置，因为要求形成在存储单元排列区域的外部区域的半导体装置性能很高，所以希望在半导体装置的侧壁形成较薄的绝缘膜。因此，提案过只有存储单元排列区域中的字线即栅电极的侧壁用特别厚的绝缘膜覆盖。
下面，作为用厚绝缘膜覆盖存储单元排列区域中的字线即栅电极的侧壁的方法例，参照图16(a)到图16(c)、图17(a)到图17(c)、图18(a)到图18(c)以及图19说明第一现有例所涉及的非易失性半导体存储装置的制造方法(参照例如专利文献1)。
图16(a)到图16(c)、图17(a)到图17(c)、图18(a)到图18(c)以及图19是显示第一现有例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。在此，作为非易失性半导体存储装置之一例，用具有浮置栅极的叠层型非易失性半导体存储装置来说明。补充说明一下，在图16(a)到图16(c)、图17(a)到图17(c)、图18(a)到图18(c)以及图19中，形成非易失性存储器的存储单元排列的区域显示为第一区域100A，形成半导体装置的区域显示为第二区域100B。
首先，如图16(a)所示，在形成在p型硅衬底100表面部的p型阱区域101形成元件隔离绝缘膜102后，在第一区域100A和第二区域100B的p型阱区域101上形成沟道氧化膜103。接着，在沟道氧化膜103上形成第一多晶硅104后，形成电容绝缘膜105来覆盖第一多晶硅104。
接着，如图16(b)所示，以为了覆盖第一区域100A中的电容绝缘膜105所形成的第一抗蚀图案106作掩模进行蚀刻，除去第二区域100B中的电容绝缘膜105、第一多晶硅104及沟道氧化膜103。
接着，如图16(c)所示，对p型硅衬底100进行热氧化，在第二区域100B的p型阱区域101表面部形成栅极氧化膜107后，形成第二多晶硅108，覆盖第一区域100A和第二区域100B的整个面。补充说明一下，在附图中未详细图示第一区域100A中的电容绝缘膜105，电容绝缘膜105一般由氧化膜、Si3N4膜及氧化膜的三层结构(ONO膜)构成。为了简化说明未示出，通过为了形成第二区域100B中的栅极氧化膜107的热氧化，氧化膜也同时形成在第一区域100A中的电容绝缘膜105的最上面。
接着，如图17(a)所示，以为了覆盖第一区域100A中的非易失性存储器的叠层型栅电极形成区域和第二区域100B所形成的第二抗蚀图案109作掩模，依次蚀刻第二多晶硅108、电容绝缘膜105、第一多晶硅104以及沟道氧化膜103，形成由沟道氧化膜103a、浮置栅电极104a、电容绝缘膜105a以及控制栅电极108a构成的叠层型栅电极108c。补充说明一下，在第二区域100B中，形成有通过蚀刻图案化了的第二多晶硅108a。
接着，如图17(b)所示，形成使成为非易失性存储器的源极区域或漏极区域的区域开口的第三抗蚀图案110后，以该第三抗蚀图案110和叠层型栅电极108c作掩模将n型杂质离子注入111，形成成为非易失性存储器的源极区域或漏极区域的低浓度杂质区域112。
接着，如图17(c)所示，利用CVD法沉积成为叠层型栅电极108c的侧壁绝缘膜的氧化膜113，覆盖第一区域100A和第二区域100B的整个面。补充说明一下，氧化膜113的膜厚为例如200nm左右，为了在叠层型栅电极108c侧壁形成所希望的厚度的侧壁绝缘膜，可以调整它。
接着，如图18(a)所示，对氧化膜113进行各向异性蚀刻，使第一区域100A中的叠层型栅电极108c上面和第二区域100B中的第二多晶硅108a上面露出，在第一区域100A中的叠层型栅电极108c侧壁和第二区域100B中的第二多晶硅108a侧壁形成第一侧壁绝缘膜113a。补充说明一下，此各向异性蚀刻，最好是在具有即使叠层型栅电极108c和第二多晶硅108a上面露出，叠层型栅电极108c和低浓度杂质区域112c也几乎不被蚀刻的蚀刻选择比的条件下进行。
补充说明一下，也可以是这样的，根据存储单元排列的结构对氧化膜113进行各向异性蚀刻，由形成在叠层型栅电极108c的侧壁的第一侧壁绝缘膜113a填满相邻的叠层型栅电极108c间的空间，省略图示。形成在叠层型栅电极108c的侧壁的第一侧壁绝缘膜113a的膜厚，可以通过在图17(c)所示的工序中调整用CVD法沉积的氧化膜113的膜厚加以控制。
接着，如图18(b)所示，以为了覆盖第一区域100A和第二区域100B中的半导体装置的栅电极形成区域所形成的第四抗蚀图案114作掩模，对图案化了的第二多晶硅108a和栅极氧化膜107进行蚀刻，在第二区域100B形成半导体装置的栅电极108b和栅极氧化膜107b。
接着，如图18(c)所示，以为了覆盖第一区域100A所形成的第五抗蚀图案115作掩模，进行离子注入116，形成成为第二区域100B中的半导体装置的源极或漏极的低浓度杂质区域117。
接着，如图19所示，利用CVD法在第一区域100A和第二区域100B的整个面上沉积氧化膜后，进行各向异性蚀刻，在第一侧壁绝缘膜113a的各侧壁形成第二侧壁绝缘膜118，在第二区域100B中的半导体装置的栅电极108b和栅极氧化膜107b侧壁形成第二侧壁绝缘膜118。这样，在第一区域100A中的叠层型栅电极108c侧壁就形成了第一侧壁绝缘膜113a和第二侧壁绝缘膜118的双层结构。之后，以叠层型栅电极108c、栅电极108b以及第二侧壁绝缘膜118作掩模向p型阱区域101将n型杂质离子注入119，在第一区域100A形成成为非易失性存储器的源极或漏极的高浓度杂质区域120a，同时形成成为半导体装置的源极或漏极的高浓度杂质区域120b。接着，利用自我对准金属硅化物技术，选出叠层型栅电极108c、栅电极108b、以及高浓度杂质区域120a、120b上面并形成硅化物层121。补充说明一下，此后形成层间绝缘膜、接触孔以及铝布线，图中未示。
如上所述，根据第一现有例所涉及的非易失性半导体存储装置的制造方法，既能用具有任意的厚度的侧壁绝缘膜覆盖字线的侧壁，还能利用CVD法调整为覆盖字线的侧壁而沉积的氧化膜的厚度，用绝缘膜填满字线之间的空间。
近年来，随着非易失性半导体存储装置的高集成化和高速化，在非易失性半导体存储装置的制造方法中，越来越多地利用能适用于微细加工的离子杂质注入或等离子干蚀刻等工序。然而，在这些工序中，有加工栅电极等的时候导致充电的问题。
在第一现有例所涉及的非易失性半导体存储装置的制造方法中，重复图17(b)所示的离子注入111、或者在图17(c)和图18(a)中所示的氧化膜113的沉积和各向异性蚀刻形成侧壁绝缘膜113a时的各向异性蚀刻，是导致充电的可能性很高的工序。
由于这些导致充电的可能性很高的工序，过剩的电荷便不必要地积累在沟道氧化膜103a或电容绝缘膜105a中，或者对沟道氧化膜103a或电容绝缘膜105a造成损坏，从而非易失性半导体存储装置的寿命、可靠性有问题。
作为这种问题的对策，曾提出过具有控制充电的方法的第二现有例所涉及的非易失性半导体存储装置的制造方法(例如，参照专利文献2)。
第二现有例所涉及的非易失性半导体存储装置的制造方法具有下述工序在存储器排列的外周部形成用以使在加工相当于字线的控制栅极、相当于电容绝缘膜的栅极绝缘膜或浮置栅极的工序中注入的电荷逃到半导体衬底中的活性区域，在将相当于字线的控制栅极与活性区域连接起来的状态下加工字线和浮置栅极的工序和切断控制栅极和活性区域的连接的工序。
《专利文献1》日本公开专利公报特开2003-17596号公报《专利文献2》日本公开专利公报特开平11-54730号公报然而，在第二现有例中，没有关于第一现有例所公开的、控制在字线侧壁上形成的侧壁绝缘膜的膜厚的记载，也没有认识到关于字线和源极扩散层或漏极扩散层的短路、或者半导体衬底和源极扩散层或漏极扩散层的短路的问题。
于是，我们发现了在把第二现有例公开的、用以控制充电的手法用到第一现有例公开的、防止字线和源极扩散层或漏极扩散层的短路或者半导体衬底和源极扩散层或漏极扩散层的短路的手法中的时候，出现了新课题。
下面，参照图20(a)到图20(c)、图21(a)到图21(c)和图22(a)到图22(c)，说明在把第二现有例所涉及的手法用到第一现有例中时发生的课题。补充说明一下，各附图的(a)是俯视图；各附图的(b)是在(a)中所示的X剖面的局部图；各附图的(c)是在(a)中所示的Y剖面的局部图，显示字线端部的结构。
如图20(a)到图20(c)所示，在把成为相当于字线的控制栅极的多晶硅204与活性区域200A连接起来的状态下，如果进行第一现有例中的从图17(b)所示的工序到18(a)所示的工序，就能用绝缘膜205填满电容绝缘膜203上的字线之间的区域，如图21(a)到图21(c)所示。
接着，如图22(a)到图22(c)所示，在相当于字线的控制栅极的端部周边，如果切断多晶硅204和活性区域200A的电连接，绝缘膜205就成为掩模，构成控制栅极的端部周边的多晶硅材料就作为多晶硅材料的残留204a残留在电容绝缘膜203中的绝缘膜205的周边区域，如图22(c)所示。因此导致相邻的字线的短路。在这种情况下，能通过将字线的蚀刻时间设得更长一些，来防止相邻的字线的短路，但是在那一时间内发生充电现象，对电容绝缘膜203或未示的沟道氧化膜造成很大的损坏。这是一个问题。
发明内容
本发明正是为解决这些问题而研究开发出来的。其目的在于提供一种能够控制因形成侧壁绝缘膜等的工序中的充电而产生的损坏的非易失性半导体存储装置及其制造方法。
为了达成上述目的，本发明所涉及的第一非易失性半导体存储装置的制造方法，包括在半导体衬底上的非易失性半导体存储装置的存储单元排列形成区域形成用以形成多条字线的第一导电膜，同时在半导体衬底上的半导体装置形成区域形成第二导电膜的工序，通过用第一掩模的第一干蚀刻在第一导电膜中形成开口部，使存储单元排列形成区域中的字线互相保持着间隔布置的工序，在形成在第一导电膜中的开口部形成字线的侧壁绝缘膜的工序，通过用第二掩模的湿蚀刻除去侧壁绝缘膜中存在于字线端部附近区域的部分的工序以及通过用第三掩模的第二干蚀刻除去第一导电膜中存在于字线端部附近区域的部分的工序，第一导电膜和第二导电膜由同一层导电膜形成，在第一导电膜中形成开口部的工序，是一个使第一导电膜中的开口部形成后残留下的部分，在位于存储单元排列形成区域的外部区域的半导体衬底中的活性区域上与形成为与活性区域电连接的第二导电膜连接的工序。
根据本发明所涉及的第一非易失性半导体存储装置的制造方法，因为第一导电膜和第二导电膜由同一层导电膜形成，在使第一导电膜中的开口部形成后残留下的部分，在位于存储单元排列形成区域的外部区域的半导体衬底中的活性区域上与形成为与活性区域电连接的第二导电膜连接的状态下，进行形成侧壁绝缘膜等造成充电的工序，所以能够使因充电而产生的电荷逃到位于存储单元排列形成区域的外部区域的半导体衬底中的活性区域中。这样，就能使因充电而产生的电荷分散，控制电位的上升，从而能提高非易失性半导体存储装置的可靠性。
本发明所涉及的第二非易失性半导体存储装置的制造方法，在半导体衬底上的非易失性半导体存储装置的存储单元排列形成区域形成用以形成多条字线的第一导电膜，同时在半导体衬底上的半导体装置形成区域形成第二导电膜的工序，通过用第一掩模的第一干蚀刻在第一导电膜中形成开口部，使存储单元排列形成区域中的字线互相保持着间隔布置的工序，在形成在第一导电膜中的开口部形成字线的侧壁绝缘膜的工序，通过用第二掩模的湿蚀刻除去侧壁绝缘膜中存在于字线端部附近区域的部分的工序以及通过用第三掩模的第二干蚀刻除去第一导电膜中存在于字线端部附近区域的部分的工序，第一导电膜和第二导电膜由同一层导电膜形成，在第一导电膜中形成开口部的工序，是一个使第一导电膜中的开口部形成后残留下的部分，与形成为通过构成半导体装置的栅极绝缘膜与位于存储单元排列形成区域的外部区域的半导体衬底连接的第二导电膜连接的工序。
根据本发明所涉及的第二非易失性半导体存储装置的制造方法，因为第一导电膜和第二导电膜由同一层导电膜形成，在第一导电膜中的开口部形成后残留下的部分，与形成为通过构成半导体装置的栅极绝缘膜与位于存储单元排列形成区域的外部区域的半导体衬底连接的第二导电膜连接的状态下，进行形成侧壁绝缘膜等造成充电的工序，所以能够使因充电而产生的电荷通过例如用于驱动半导体存储装置的电路等的栅极绝缘膜，逃到位于存储单元排列形成区域的外部区域的半导体衬底中。在这种情况下，不设置第一非易失性半导体存储装置中的活性区域就能控制因充电造成的损坏。这样，就能使因充电而产生的电荷分散，控制电位的上升，从而能提高非易失性半导体存储装置的可靠性。
最好是这样的，在本发明所涉及的第一或第二非易失性半导体存储装置的制造方法中，第一导电膜中的开口部形成后残留下的部分，形成为字线互相连接的样子。
最好是这样的，在本发明所涉及的第一或第二非易失性半导体存储装置的制造方法中，形成字线的侧壁绝缘膜的工序包括利用CVD法在半导体衬底上沉积绝缘膜，以覆盖形成有开口部的第一绝缘膜的工序和通过各向异性干蚀刻对已沉积的绝缘膜进行蚀刻的工序；沉积绝缘膜的工序和进行蚀刻的工序反复进行1次或1次以上的。
最好是这样的，在本发明所涉及的第一或第二非易失性半导体存储装置的制造方法中，侧壁绝缘膜中存在于字线端部附近区域的部分，形成为位于设在半导体衬底中的元件隔离绝缘膜上的样子，进行湿蚀刻，使元件隔离绝缘膜的至少一部分残留下。
最好是这样的，在本发明所涉及的第一或第二非易失性半导体存储装置的制造方法中，电容绝缘膜形成在半导体衬底和第一导电膜之间，在第一导电膜中形成开口部的工序包括形成开口部留着电容绝缘膜的工序，进行除去侧壁绝缘膜中存在于字线的端部附近区域的部分的工序，电容绝缘膜要几乎不被蚀刻。
最好是这样的，在本发明所涉及的第一或第二非易失性半导体存储装置的制造方法中，除去第一导电膜中存在于字线的端部附近区域的部分的工序，包括通过湿蚀刻除去第一导电膜中的该部分的同时，除去第二导电膜中的指定部分，形成半导体装置的栅电极的工序。
在本发明所涉及的第一或第二非易失性半导体存储装置的制造方法中，最好第二掩模和第三掩模是同一个掩模。
本发明的非易失性半导体存储装置，在半导体衬底上的非易失性半导体存储装置的存储单元排列区域的外部区域，具有使形成构成非易失性半导体存储装置的字线时产生的电荷逃掉的区域。
根据本发明的非易失性半导体存储装置，能够实现具有能控制因形成侧壁绝缘膜的工序等到形成构成非易失性半导体存储装置的字线为止的工序中产生的充电而造成的损坏的结构的非易失性半导体存储装置。
在本发明的非易失性半导体存储装置中，使形成字线时产生的电荷逃掉的区域，如果是在其上面有构成形成在外部区域的半导体装置的栅极绝缘膜的半导体衬底，就能通过栅极绝缘膜使因充电而产生的电荷逃到半导体衬底中。
在本发明的非易失性半导体存储装置中，使形成字线时产生的电荷逃掉的区域，如果是位于外部区域的半导体衬底中的活性区域，就能使因充电而产生的电荷逃到活性区域。
—发明的效果—根据本发明所涉及的第一非易失性半导体存储装置的制造方法，因为在第一导电膜中的开口部形成后残留下的部分，在位于存储单元排列形成区域的外部区域的半导体衬底中的活性区域上与形成为与活性区域电连接的第二导电膜连接的状态下，进行形成侧壁绝缘膜等造成充电的工序，所以能够使因充电而产生的电荷逃到位于存储单元排列形成区域的外部区域的半导体衬底中的活性区域中。这样，就能使因充电而产生的电荷分散，控制电位的上升，从而能提高非易失性半导体存储装置的可靠性。
根据本发明所涉及的第二非易失性半导体存储装置的制造方法，因为在第一导电膜中的开口部形成后残留下的部分，与形成为通过构成半导体装置的栅极绝缘膜与位于存储单元排列形成区域的外部区域的半导体衬底连接的第二导电膜连接的状态下，进行形成侧壁绝缘膜等造成充电的工序，所以能够使因充电而产生的电荷通过例如用于驱动半导体存储装置的电路等的栅极绝缘膜，逃到位于存储单元排列形成区域的外部区域的半导体衬底中。在这种情况下，不设置第一非易失性半导体存储装置中的活性区域就能控制因充电而造成的损坏。这样，就能使因充电而产生的电荷分散，控制电位的上升，从而能提高非易失性半导体存储装置的可靠性。
根据本发明的非易失性半导体存储装置，能够实现具有能控制因形成侧壁绝缘膜的工序等到形成构成非易失性半导体存储装置的字线为止的工序中产生的充电而造成的损坏的结构的非易失性半导体存储装置。
图1(a)、图1(b)是显示本发明的第一实施例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。
图2是显示本发明的第一实施例所涉及的非易失性半导体存储装置的制造方法的要部工序俯视图。
图3(a)到图3(c)是显示本发明的第一实施例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。
图4是显示本发明的第一实施例所涉及的非易失性半导体存储装置的制造方法的要部工序俯视图。
图5(a)、图5(b)是显示本发明的第一实施例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。
图6是显示本发明的第一实施例所涉及的非易失性半导体存储装置的制造方法的要部工序俯视图。
图7(a)、图7(b)是显示本发明的第一实施例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。
图8是显示本发明的第一实施例所涉及的非易失性半导体存储装置的制造方法的要部工序俯视图。
图9(a)、图9(b)是显示本发明的第一实施例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。
图10是显示本发明的第二实施例所涉及的非易失性半导体存储装置的制造方法的要部工序俯视图。
图11(a)、图11(b)是显示本发明的第二实施例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。
图12是显示本发明的第二实施例所涉及的非易失性半导体存储装置的制造方法的要部工序俯视图。
图13(a)、图13(b)是显示本发明的第二实施例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。
图14是显示本发明的第二实施例所涉及的非易失性半导体存储装置的制造方法的要部工序俯视图。
图15(a)、图15(b)是显示本发明的第二实施例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。
图16(a)到图16(c)是显示第一现有例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。
图17(a)到图17(c)是显示第一现有例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。
图18(a)到图18(c)是显示第一现有例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。
图19是显示第一现有例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。
图20(a)是显示为说明本发明的课题的非易失性半导体存储装置的制造方法的要部工序俯视图，图20(b)、图20(c)是显示为说明本发明的课题的非易失性半导体存储装置的制造方法的要部工序剖面图。
图21(a)是显示为说明本发明的课题的非易失性半导体存储装置的制造方法的要部工序俯视图，图21(b)、图21(c)是显示为说明本发明的课题的非易失性半导体存储装置的制造方法的要部工序剖面图。
图22(a)是显示为说明本发明的课题的非易失性半导体存储装置的制造方法的要部工序俯视图，图22(b)、图22(c)是显示为说明本发明的课题的非易失性半导体存储装置的制造方法的要部工序剖面图。
符号说明1-p型硅衬底；2-元件隔离绝缘膜；2a-活性区域；3-沟道氧化膜；4-电容绝缘膜；5-栅极绝缘膜；6-多晶硅；7-第一抗蚀图案；8-离子注入；9-扩散层；10-氧化膜；10a-氧化膜；11-第二抗蚀图案；100-p型硅衬底；101-p型阱区域；102-元件隔离绝缘膜；103-沟道氧化膜；103a-沟道氧化膜；104-第一多晶硅；104a-浮置栅电极；105-电容绝缘膜；105a-电容绝缘膜；106-第一抗蚀图案；107-栅极氧化膜；108-第二多晶硅；108a-控制栅电极；108b-栅电极；108c-叠层型栅电极；109-第二抗蚀图案；110-第三抗蚀图案；111-离子注入；112-低浓度杂质扩散区域；113-氧化膜；113a-第一侧壁绝缘膜；114-第四抗蚀图案；115-第五抗蚀图案；116-离子注入；117-低浓度杂质扩散区域；118-第二侧壁绝缘膜；119-离子注入；120a-高浓度杂质扩散区域；121-硅化物层。
具体实施例方式
(第一实施例)下面，参照
本发明的第一实施例所涉及的非易失性半导体存储装置及其制造方法。
在本发明的第一实施例中，用使电容绝缘膜捕获电荷的非易失性半导体存储装置作为非易失性半导体存储装置的例子进行说明。
图1(a)、图1(b)及图3(a)到图3(c)，是显示本发明的第一实施例所涉及的非易失性半导体存储装置的制造方法的要部工序剖面图。图2是图1(b)所示的工序后的要部工序俯视图。
首先，如图1(a)所示，在形成在p型硅衬底1表面部的p型阱区域2形成元件隔离绝缘膜3后，在非易失性半导体存储装置的存储单元排列形成区域即第一区域1A和形成半导体装置的区域即第二区域1B，在p型硅衬底1上的活性区域上形成电容绝缘膜4。接着，除去电容绝缘膜4中形成在第二区域1B的部分后，在第二区域1B，在p型硅衬底1上形成半导体装置用栅极氧化膜5。接着，除去栅极氧化膜5中形成在活性区域2a上的部分后，在第一区域1A和第二区域1B的整个面上沉积多晶硅6。补充说明一下，电容绝缘膜4，一般由氧化膜、Si3N4膜以及氧化膜的三层结构(ONO膜)构成。
接着，如图1(b)所示，以为了覆盖第一区域1A中的非易失性半导体存储装置的存储单元排列的字线形成区域且覆盖第二区域1B所形成的第一抗蚀图案7作掩模，对多晶硅6进行各向异性蚀刻，在多晶硅6中形成在第一区域1A的部分形成开口部。最好是这样的，在此各向异性蚀刻中，把多晶硅6相对电容绝缘膜4的蚀刻选择比设得很高，使电容绝缘膜4残留下。例如用ON0膜作为电容绝缘膜4，因为多晶硅6相对电容绝缘膜4的蚀刻选择比就很高，所以与多晶硅6相比ONO膜几乎不被蚀刻，从而能很容易地使电容绝缘膜4残留下。补充说明一下，下面以使电容绝缘膜4残留下的情况作例子进行说明。
在此，图2显示用图1(b)说明的工序后，除去了第一抗蚀图案7的状态的结构俯视图。如图2所示，形成开口部后的多晶硅6，在第一区域1A和第二区域1B呈不切断而互相连接的状态。
接着，如图3(a)所示，以形成开口部后的多晶硅6作掩模在第一区域1A进行离子注入8，在p型阱区域2形成扩散层9。
接着，如图3(b)所示，利用CVD法在第一区域1A和第二区域1B的整个面上形成氧化膜10，覆盖形成开口部后的多晶硅6。氧化膜10的膜厚为例如200nm左右，可以调整氧化膜10的膜厚，以形成在字线侧壁的侧壁绝缘膜具有希望的厚度。
接着，如图3(c)所示，对氧化膜10进行各向异性蚀刻，使多晶硅6中的形成在第一区域1A、成为字线的部分的表面露出，同时使多晶硅6中的形成在第二区域1B的部分的表面露出。在此各向异性蚀刻中，进行蚀刻，使成为侧壁绝缘膜的氧化膜10a残留在形成在第一区域1A、成为字线的部分的侧壁。此各向异性蚀刻，以即使从栅电极材料即多晶硅6上面对氧化膜10完全地进行蚀刻，栅电极材料或p型硅衬底1也几乎不被蚀刻那种程度的蚀刻选择比进行使刻。再说，残留在多晶硅6中成为字线的部分的侧壁的氧化膜10a的膜厚，可以根据沉积的氧化膜10的膜厚调整，在本实施例中，用氧化膜10a完全地填满多晶硅6中成为字线的部分之间的空间。
在此，图4显示图3(c)所示的工序后的非易失性半导体存储装置的局部俯视图，图5(a)和图5(b)显示图4中的X剖面的局部剖面图和Y剖面的局部剖面图。如图4、图5(a)及图5(b)所示，如上所述，在多晶硅6中成为字线的部分之间形成有氧化膜10a，多晶硅6在第一区域1A和第二区域1B呈不切断而连接的状态。
接着，如图6、图7(a)及图7(b)所示，以为了覆盖多晶硅6中成为字线的部分和活性区域2a所形成的第二抗蚀图案11作掩模进行湿蚀刻，除去形成在成为字线端部的区域附近的氧化膜10a。进行此湿蚀刻，最好是对氧化膜10a的蚀刻选择比较高。这样，就能防止通过蚀刻除去电容绝缘膜4和形成在电容绝缘膜4下部的元件隔离绝缘膜2。例如，用ONO膜作为电容绝缘膜4，用氟酸溶液作为蚀刻溶液，构成ONO膜的Si3N4膜就不被蚀刻，从而形成在电容绝缘膜4下面的元件隔离绝缘膜3不被蚀刻。
接着，如图8、图9(a)及图9(b)所示，通过以第二抗蚀图案11作掩模的干蚀刻，除去多晶硅6中形成在成为字线端部的区域附近和活性区域2a附近的部分，把多晶硅6中成为字线端部的部分互相切开，同时把多晶硅6中成为字线端部的部分和活性区域2a切开。这样，在第一区域1A就形成了互相保持着间隔布置的字线；在第二区域1B就形成了构成半导体装置的栅电极。
后面的工序未示，与在现有例中所述的一样，在第二区域1B，进行半导体装置的轻掺杂漏极(LDDLightly Doped Drain)用离子注入或源·漏极扩散层的形成后，应用自我对准金属硅化物技术，选择字线或栅电极材料上面或者源·漏极扩散层上面并形成硅化物层。之后，形成层间绝缘膜、接触孔以及铝布线等。
如上所述，根据本发明的第一实施例所涉及的非易失性半导体存储装置的制造方法，能在第一区域1A和第二区域1B，在多晶硅6不切断而连接的状态下进行图3(a)所示的离子注入8，进行图3(b)和图3(c)所示的从氧化膜10的沉积到通过各向异性蚀刻的成为字线的侧壁绝缘膜的氧化膜10a的形成，使因离子注入8时或各向异性蚀刻时产生的充电而造成电荷，从成为字线的多晶硅6通过活性区域2a逃到p型硅衬底1中。这样，就能使因充电而产生的电荷分散，控制电位的上升，从而能提高非易失性半导体存储装置的可靠性。
通过湿蚀刻事先除去位于成为字线端部的区域附近的氧化膜10a，就能防止多晶硅6中形成在成为字线端部的区域附近的部分作为蚀刻残留物残留下来。这样，就能防止在相邻的字线间发生短路。
补充说明一下，以上说明的是，在除去位于成为字线端部的区域附近的氧化膜10a的时候和在除去多晶硅6中形成在成为字线端部的区域附近的部分在第二区域1B形成半导体装置的栅电极的时候，都是用第二抗蚀图案11形成的情况。这样，使用同一个抗蚀图案，就能使形成抗蚀图案的工序比使用相互不同的抗蚀图案的情况少一次。然而，因为形成第二区域1B中的半导体装置的栅电极时要求高精度的蚀刻，所以不妨是这样的结构，在通过湿蚀刻除去多晶硅6中形成在成为字线端部的区域附近的部分时，使用湿蚀刻专用的抗蚀图案，在形成第二区域1B中的栅电极时，使用与第二抗蚀图案11不同的抗蚀图案。
在本发明的第一实施例中说明的是，形成有活性区域2a的情况，因为第二区域1B中的半导体装置用栅极氧化膜5的膜厚一般比电容绝缘膜4的膜厚薄，所以能通过第二区域1B中的半导体装置用栅极氧化膜5使因充电而产生的电荷某种程度逃到p型硅衬底1中。因此，本发明的第一实施例，即使是未形成活性区域2a的结构也能够实施。在这种情况下，有能减少形成活性区域2a的工序的效果。
(第二实施例)下面，参照
本发明的第二实施例所涉及的非易失性半导体存储装置及其制造方法。
在本发明的第二实施例中，用具有浮置栅极的叠层型非易失性半导体存储装置作为非易失性半导体存储装置的例子进行说明。
首先，进行与现有例中用图16(a)到图16(c)、图17(a)到图17(c)、及图18(a)按顺序说明的工序一样的工序，得到图18(a)所示的状态。补充说明一下，因为与现有例一样，所以关于这些工序的详细说明和附图，不反复进行重复的说明了。不过，与第一实施例中的图1(b)所示的工序一样，在图17(a)所示的工序中，加工第二多晶硅108a，使其在第一区域100A和第二区域100B不切断而连接，在该状态下进行后面的图17(b)到图18(a)的工序。附图中未示，在从图16(c)所示的工序到图18(a)所示的工序中，除掉栅极氧化膜107中存在于后述的活性区域250A上的部分。
在到此为止的工序中，本发明的第二实施例所涉及的非易失性半导体存储装置的制造方法的问题点是，与第一实施例所涉及的非易失性半导体存储装置的制造方法的情况不同，在图17(a)所示的工序中，利用蚀刻形成叠层型栅电极108c时，也需要对第二实施例中的相当于在第一实施例中不被蚀刻的电容绝缘膜4的沟道氧化膜103进行蚀刻。就是说，在第一实施例中，如图1(b)所示，在多晶硅6中成为字线端部的区域下部形成有电容绝缘膜4，但是在本发明的第二实施例中，在图17(a)所示的工序后，不能使沟道氧化膜103残留在第一多晶硅104中成为字线端部的区域下部。
在此，图10显示图18(a)所示的工序后的非易失性半导体存储装置的要部俯视图，图11(a)和图11(b)显示图10中的X剖面的要部剖面图和Y剖面的要部剖面图。如图10、图11(a)及图11(b)所示，在成为字线端部的区域下部未形成沟道氧化膜103。补充说明一下，在第二多晶硅108a中成为字线的部分间形成有第一侧壁绝缘膜113a，第二多晶硅108a在第一区域100A和第二区域100B呈不切断而连接的状态。
接着，如图12、图13(a)及图13(b)所示，以为了覆盖第二多晶硅108a中的成为字线的区域和活性区域250A上的区域所形成的第一抗蚀图案260作掩模进行湿蚀刻，除去形成在成为字线端部的区域附近的第一侧壁绝缘膜113a。在这种情况下，因为在成为字线端部的区域下部未形成沟道氧化膜103，所以元件隔离绝缘膜102被除去了一些。因此，最好是在元件隔离绝缘膜102不完全除掉而至少残留一些的条件下进行该湿蚀刻。
接着，如图14、图15(a)及图15(b)所示，通过以第一抗蚀图案260作掩模的干蚀刻，除去形成在第二多晶硅108a中成为字线端部的区域附近和活性区域250A附近的部分，把第二多晶硅108a中成为字线端部的部分互相切开，把第二多晶硅108a中成为字线的部分和活性区域250A切开。
如上所述，根据本发明的第二实施例所涉及的非易失性半导体存储装置及其制造方法，与第一实施例中的电容绝缘膜4不同，即使是在难以使第二实施例中的沟道氧化膜103残留在成为字线端部的区域下部的情况下，也能通过将湿蚀刻的条件最佳化，以便不会过多地蚀刻元件隔离绝缘膜102，从而使在图17(b)到图18(a)所示的工序中的离子杂质注入或各向异性蚀刻时所产生的充电造成的电荷，从字线通过活性区域250A逃到p型硅衬底100中，与上述第一实施例一样。这样，就能使因充电而产生的电荷分散，控制电位的上升，从而能提高非易失性半导体存储装置的可靠性。
通过湿蚀刻事先除去位于成为字线端部的区域附近的第一侧壁绝缘膜113a，就能防止第二多晶硅108a中形成在成为字线端部的区域附近的部分作为蚀刻残留物留下。这样，就能防止在相邻的字线间发生短路。
与第一实施例一样，在图14、图15(a)及图15(b)所示的工序中，继续使用了图12、图13(a)及图13(b)所示的工序使用了的第一抗蚀图案260，使用与第一抗蚀图案260不同的抗蚀图案也不妨。
—实用性—综上所述，本发明的非易失性半导体存储装置及其制造方法，能减少、控制半导体工序中的充电对电容绝缘膜造成的损坏，形成希望的膜厚的字线的侧壁绝缘膜，特别是对加工时的充电严重地影向到其特性的非易失性半导体存储装置及其制造方法很有用。
权利要求
1.一种非易失性半导体存储装置的制造方法，包括在半导体衬底上的非易失性半导体存储装置的存储单元排列形成区域形成用以形成多条字线的第一导电膜，同时在所述半导体衬底上的半导体装置形成区域形成第二导电膜的工序，通过用第一掩模的第一干蚀刻在所述第一导电膜中形成开口部，使所述存储单元排列形成区域中的所述字线互相保持着间隔布置的工序，在形成在所述第一导电膜中的所述开口部形成所述字线的侧壁绝缘膜的工序，通过用第二掩模的湿蚀刻除去所述侧壁绝缘膜中存在于所述字线端部附近区域的部分的工序，以及通过用第三掩模的第二干蚀刻除去所述第一导电膜中存在于所述字线端部附近区域的部分的工序，其特征在于所述第一导电膜和所述第二导电膜由同一层导电膜形成，在所述第一导电膜中形成开口部的工序，是一个使所述第一导电膜中的所述开口部形成后残留下的部分，在位于所述存储单元排列形成区域的外部区域的所述半导体衬底中的活性区域上与形成为与所述活性区域电连接的所述第二导电膜连接的工序。
2.一种非易失性半导体存储装置的制造方法，包括在半导体衬底上的非易失性半导体存储装置的存储单元排列形成区域形成用以形成多条字线的第一导电膜，同时在所述半导体衬底上的半导体装置形成区域形成第二导电膜的工序，通过用第一掩模的第一干蚀刻在所述第一导电膜中形成开口部，使所述存储单元排列形成区域中的所述字线互相保持着间隔布置的工序，在形成在所述第一导电膜中的所述开口部形成所述字线的侧壁绝缘膜的工序，通过用第二掩模的湿蚀刻除去所述侧壁绝缘膜中存在于所述字线端部附近区域的部分的工序，以及通过用第三掩模的第二干蚀刻除去所述第一导电膜中存在于所述字线端部附近区域的部分的工序，其特征在于所述第一导电膜和所述第二导电膜由同一层导电膜形成，在所述第一导电膜中形成开口部的工序，是一个使所述第一导电膜中的所述开口部形成后残留下的部分，与形成为通过构成所述半导体装置的栅极绝缘膜与位于所述存储单元排列形成区域的外部区域的所述半导体衬底连接的所述第二导电膜连接的工序。
3.根据权利要求1或2所述的非易失性半导体存储装置的制造方法，其特征在于所述第一导电膜中的所述开口部形成后残留下的部分，形成为所述字线互相连接的样子。
4.根据权利要求1或2所述的非易失性半导体存储装置的制造方法，其特征在于形成所述字线的侧壁绝缘膜的工序，包括利用CVD法在所述半导体衬底上沉积绝缘膜，以覆盖形成有所述开口部的所述第一导电膜的工序，和通过各向异性蚀刻对所述已沉积的绝缘膜进行蚀刻的工序；沉积所述绝缘膜的工序和进行所述蚀刻的工序反复进行1次或1次以上的。
5.根据权利要求1或2所述的非易失性半导体存储装置的制造方法，其特征在于所述侧壁绝缘膜中存在于所述字线端部附近区域的部分，形成为位于设在所述半导体衬底中的元件隔离绝缘膜上的样子，进行所述湿蚀刻，使所述元件隔离绝缘膜的至少一部分残留下。
6.根据权利要求1或2所述的非易失性半导体存储装置的制造方法，其特征在于电容绝缘膜形成在所述半导体衬底和所述第一导电膜之间，在所述第一导电膜中形成开口部的工序包括形成所述开口部留着所述电容绝缘膜的工序，进行除去所述侧壁绝缘膜中存在于所述字线的端部附近区域的部分的工序，所述电容绝缘膜要几乎不被蚀刻。
7.根据权利要求1或2所述的非易失性半导体存储装置的制造方法，其特征在于除去所述第一导电膜中存在于所述字线的端部附近区域的部分的工序，包括通过所述湿蚀刻除去所述第一导电膜中的所述部分的同时，除去所述第二导电膜中的指定部分，形成所述半导体装置的栅电极的工序。
8.根据权利要求1或2所述的非易失性半导体存储装置的制造方法，其特征在于所述第二掩模和所述第三掩模是同一个掩模。
9.一种非易失性半导体存储装置，其特征在于在半导体衬底上的非易失性半导体存储装置的存储单元排列区域的外部区域，具有使形成构成所述非易失性半导体存储装置的字线时产生的电荷逃掉的区域。
10.根据权利要求9所述的非易失性半导体存储装置，其特征在于使形成所述字线时产生的电荷逃掉的区域，是在其上面有构成形成在所述外部区域的半导体装置的栅极绝缘膜的所述半导体衬底。
11.根据权利要求9所述的非易失性半导体存储装置，其特征在于使形成所述字线时产生的电荷逃掉的区域，是位于所述外部区域的所述半导体衬底中的活性区域。
全文摘要
本发明公开了一种非易失性半导体存储装置及其制造方法。在非易失性半导体存储装置的存储单元排列形成区域形成为形成多条字线的第一导电膜，在半导体装置形成区域形成第二导电膜。通过第一干蚀刻在第一导电膜中形成开口部，使存储单元排列形成区域中的字线互相保持着间隔布置后，再在开口部形成字线的侧壁绝缘膜。通过湿蚀刻除去侧壁绝缘膜中位于字线端部附近区域的部分。通过第二干蚀刻除去第一导电膜中位于字线端部附近区域的部分。形成第一导电膜中的开口部时，在第一导电膜中形成开口部后的残留部分在位于存储单元排列形成区域的外部区域的半导体衬底中的活性区域上与形成为与活性区域电连接的第二导电膜连接。能控制因形成侧壁绝缘膜等工序中产生的充电而造成的损坏。
文档编号H01L27/10GK1738024SQ20051008600
公开日2006年2月22日 申请日期2005年7月20日 优先权日2004年8月18日
发明者小竹义则 申请人:松下电器产业株式会社