专利名称：半导体装置及其制造方法
技术领域：
本发明，涉及一种半导体装置及其制造方法，特别是涉及一种结合深度浅且具有低电阻的扩散层、并且可微细化的MIS型半导体装置及其制造方法。
背景技术：
伴随着半导体集成电路的高度集成化，要求MIS型晶体管的微细化，为了实现该微细化，需要结合深度浅且具有低电阻的沟道扩散层的MIS型晶体管(例如，参照专利文献1)。
下面，参照
具有以往的MIS型晶体管的半导体装置的制造方法。
图13(a)～图13(e)，以工序顺序表示现有的半导体装置的制造方法。
首先，如图13(a)所示，在由P型硅构成的半导体基板100上，离子注入作为P型杂质的铟(In)离子，接着离子注入作为P型杂质的硼(B)离子。此后，通过进行热处理，在半导体基板100的上部形成由铟离子扩散构成的P型沟道扩散层103、和在该P型沟道扩散层103的下侧由硼离子扩散构成的P型阱104。
接着，如图13(b)所示，在半导体基板100的主面上选择性形成由氧化硅构成的栅绝缘膜101、和在其上由多晶硅构成的栅电极102。
然后，如图13(c)所示，以栅电极102为掩模，在半导体基板100上离子注入砷(As)离子来形成N型延伸(extension)注入层106A。接着，以栅电极102为掩模，在半导体基板100上离子注入作为P型杂质的硼(B)离子，来在N型延伸注入层106A的下侧形成P型袋状(pocket)注入层107A。
接着，如图13(d)所示，在半导体基板100上，以覆盖栅电极102的方式堆积由氧化硅构成的绝缘膜。然后，通过对堆积的绝缘膜实施各向异性蚀刻，在栅电极102的两侧面上形成侧壁108。
接着，如图13(e)所示，以栅电极102及侧壁108为掩模，在半导体基板100上离子注入作为N型杂质的砷离子。然后，对半导体基板100进行1050℃左右高温且短时间的热处理，在半导体基板100中的侧壁108的两侧区域上形成N型高浓度源·漏扩散层105。此时，在半导体基板100中的各个N型高浓度源·漏扩散层105、与P型沟道扩散层103之间的区域中，形成由N型延伸注入层106A的砷离子扩散构成的N型延伸扩散层106。另外，在N型延伸扩散层106的下侧区域中，形成P型袋状注入层107A的硼离子扩散构成的P型袋状扩散层107。
如上所述，现有的半导体装置的制造方法，为了不显现短沟道效果而实现晶体管的微细化，有要在P型沟道扩散层103的形成时注入铟离子，形成具有陡峭的浓度曲线(profile)的沟道结构的倾向。
专利文献1特开2002-33477号公报但是，前述现有的半导体装置的制造方法中，在作为形成P型沟道扩散层103或者P型袋状扩散层107等的杂质扩散层时的杂质使用铟离子的情况下，由于铟离子的活性化率低，存在不能得到足够活性化浓度的问题。
另外，如果为了提高铟离子的活性化浓度而增大铟离子的注入剂量，则会产生以下问题，即由于铟原子质量数大，容易使半导体基板100中的离子注入区域非结晶化，产生过渡增速扩散(Transient enhanceddiffusion以下简称为TED)，并在产生TED的期间内导致铟的异常扩散。在此，所谓TED，是指通过存在于硅基板中的晶格间硅或者原子空孔等的过剩点缺陷、与杂质原子相互作用而产生的、被增速的异常扩散现象。此时的过剩点缺陷，主要多为由离子注入的注入损伤导入，因此，即使为了得到更浅且陡峭的扩散层注入质量数较大的铟离子，由注入的铟离子构成的掺杂剂的活性化也不充分。
这样，现有的半导体装置的制造方法中，很难以具有充分的活性化浓度的方式形成晶体管的微细化中所不可缺少的浅且陡峭的沟道扩散层。
发明内容
本发明的目的在于，解决前述现有的问题，并实现一种微细装置，通过将沟道扩散层中的杂质浓度曲线陡峭且浅地结合化从而抑制短沟道效果，同时，用具有充分的活性化浓度的低电阻沟道扩散层来维持高驱动力。
为了达到上述目的，本发明构成为在半导体装置中的沟道扩散层或者袋状扩散层中，添加提高导入该沟道扩散层或者袋状扩散层中的杂质(掺杂剂)的活性化浓度的碳。
具体地说，有关本发明的第1半导体装置，其特征在于，具有在第1导电型的半导体区域上形成的栅绝缘膜、在栅绝缘膜上形成的栅电极、和在半导体区域的栅电极的下方形成的第1导电型沟道扩散层，沟道扩散层包含碳作为杂质。
根据第1半导体装置，添加到沟道扩散层中的碳抑制沟道扩散层中的杂质的过渡增速扩散，并且提高导入的杂质的活性化率。因此，能够在伴随微细化的沟道扩散层中实现陡峭且浅接合化的杂质浓度曲线，同时通过使沟道扩散层得到充分的活性化浓度，可以实现低电阻化，其结果，能维持高驱动力。
第1半导体装置，优选还具有形成在栅电极的侧面上的侧壁、和形成在半导体区域中的侧壁的侧方区域中的第2导电型源·漏扩散层，且源·漏扩散层不含有碳。这样，由于仅在有必要添加碳的区域含有碳，从而能防止因碳造成的污染。
此时，源·漏扩散层，优选与沟道扩散层隔开间隔地形成。
第1半导体装置，优选还具有形成在半导体区域的栅电极的侧部下侧的第2导电型的延伸扩散层。
此时，第1半导体装置，优选在半导体区域中的延伸扩散层的下侧还具有与该延伸扩散层相接形成的第1导电型的袋状扩散层。
在第1半导体装置中，导入沟道扩散层中的杂质离子，优选为质量数相对比较大的重离子。
此时，重离子优选为铟离子。
有关本发明的第2半导体装置，其特征在于，具有形成在第1导电型的半导体区域上的栅绝缘膜；形成在栅绝缘膜上的栅电极；形成在半导体区域中的栅电极的侧部下侧的第2导电型延伸扩散层；和，第1导电型的袋状扩散层，其在半导体区域的延伸扩散层的下侧，与该延伸扩散层相接形成，袋状扩散层包含有碳作为杂质。
根据第2半导体装置，形成在栅电极侧壁下方的袋状扩散层中所添加的碳，抑制袋状扩散层中的杂质的过渡增速扩散，并能提高导入的杂质(掺杂剂)的活性化率。因此，通过在伴随微细化的袋状扩散层中实现陡峭且浅接合化的杂质浓度曲线，并使袋状扩散层得到充分的活性化浓度，可以抑制沟道扩散层的耗尽化。其结果，可以抑制短沟道效果。
第2半导体装置，优选还具有形成在栅电极侧面上的侧壁、和形成在半导体区域的侧壁的侧方的区域中的第2导电型源·漏扩散层，在源·漏扩散层中的离开袋状扩散层的区域中不包含碳。这样，由于仅在有必要添加碳的区域含有碳，从而能防止因碳造成的污染。
在第2半导体装置中，导入袋状扩散层中的杂质离子，优选为质量数相对比较大的重离子。
此时，重离子优选为铟离子。
在第1或第2半导体装置中，优选半导体区域由硅构成。
有关本发明的第1半导体装置的制造方法，其特征在于，具有工序(a)，其通过在第1导电型的半导体区域中离子注入第1导电型的第1杂质离子，形成沟道注入层；工序(b)，其通过在半导体区域的沟道形成区域中，选择性离子注入由碳或含碳的分子构成的第2杂质离子，在沟道注入层中形成碳注入层；工序(c)，其通过在工序(a)及工序(b)以后，对半导体区域进行第1热处理，在半导体区域中形成第1杂质离子从沟道注入层及碳注入层扩散构成的沟道扩散层；工序(d)，其在半导体区域中的沟道扩散层上形成栅绝缘膜；和工序(e)，其在栅绝缘膜上形成栅电极，沟道扩散层包含由第2杂质离子带来的碳。
根据第1半导体装置的制造方法，通过在半导体区域中的沟道形成区域中，选择性地离子注入由碳或者含碳的分子构成的第2杂质离子，在沟道注入层中形成碳注入层。因此，在通过其后的热处理形成沟道扩散层时，在沟道注入层中作为杂质注入的碳，抑制沟道扩散层中的第1杂质的过渡增速扩散，并且提高注入的第1杂质的活性化率。其结果，在伴随微细化的沟道扩散层中实现陡峭且浅接合化的杂质浓度曲线，并可通过使沟道扩散层得到充分的活性化浓度，实现低电阻化。
第1半导体装置的制造方法，优选在工序(a)和工序(b)之间，还具有在半导体区域上形成在开口部分中存在沟道形成区域的掩模图案的工序，在工序(b)中，通过使用掩模图案在沟道形成区域中选择性离子注入第2杂质离子，形成碳注入层。
第1半导体装置的制造方法，优选还具有在工序(a)之前，在半导体区域上，形成在开口部分中存在沟道形成区域的掩模图案的工序，在工序(a)中，通过使用掩模图案在沟道形成区域中选择性离子注入第1杂质离子，形成沟道注入层，在工序(b)中，通过使用掩模图案在沟道形成区域中选择性离子注入第2杂质离子，形成碳注入层。
第1半导体装置的制造方法，优选还具有工序(f)，其在工序(e)之后，通过以栅电极为掩模，在半导体区域中离子注入第2导电型的第3杂质离子，形成延伸注入层；和工序(g)，其在工序(f)之后，通过对半导体区域进行第2热处理，形成第3杂质离子从延伸注入层扩散构成的延伸扩散层。
此时，第1半导体装置的制造方法，优选在工序(e)和工序(g)之间，还具有通过以栅电极为掩模，在半导体区域中离子注入第1导电型的第4杂质离子，形成袋状注入层的工序，在工序(g)中，通过第2热处理，在延伸扩散层的下侧，形成第4杂质离子从袋状注入层扩散构成的袋状扩散层。
第1半导体装置的制造方法，优选还具有工序(h)，其在工序(e)之后，在栅电极的侧面上形成侧壁；工序(i)，其在工序(h)之后，通过以侧壁为掩模，在半导体区域中离子注入第2导电型的第5杂质离子，形成源·漏注入层；和工序(j)，其在工序(i)之后，通过对半导体区域进行第3热处理，形成第5杂质离子从源·漏注入层扩散构成的源·漏扩散层。
第1半导体装置的制造方法，优选在工序(a)之前还具有工序(1)，其在半导体区域上形成伪栅电极；工序(2)，其在伪栅电极的两侧面上形成侧壁；工序(3)，其在工序(2)之后，在半导体区域上形成露出伪栅电极的上面的绝缘膜；和工序(4)，其在工序(3)之后，通过选择性除去伪栅电极，从侧壁彼此之间露出半导体区域。在工序(a)中，通过以绝缘膜为掩模，在露出的半导体区域中离子注入第1杂质离子，形成沟道注入层；在工序(b)中，通过以绝缘膜为掩模，在半导体区域中离子注入第2杂质离子，形成碳注入层。
在第1半导体装置的制造方法中，第1杂质离子，优选为质量数相对比较大的重离子。
此时，重离子优选为铟离子。
优选在第1半导体装置的制造方法中，在工序(a)中，沟道注入层不因第1杂质离子的离子注入而被非结晶化。
有关本发明的第2半导体装置的制造方法，其特征在于，具有工序(a)，其在第1导电型的半导体区域上形成栅绝缘膜；工序(b)，其在栅绝缘膜上形成栅电极；工序(c)，其通过以栅电极为掩模，在半导体区域中离子注入第2导电型的第1杂质离子，形成延伸注入层；工序(d)，其通过以栅电极为掩模，在半导体区域中离子注入第1导电型的第2杂质离子，形成袋状注入层；工序(e)，其通过在半导体区域的袋状形成区域中，选择性离子注入由碳或含碳的分子构成的第3杂质离子，形成碳注入层；和工序(f)，其在工序(c)、工序(d)及工序(e)之后，通过对半导体区域进行第1热处理，在半导体区域的栅电极的侧部下侧，形成第1杂质离子从延伸注入层扩散构成的延伸扩散层、和在该延伸扩散层的下侧第2杂质离子从袋状注入层扩散构成的袋状扩散层，袋状扩散层包含由第3杂质离子带来的碳。
根据第2半导体装置的制造方法，通过在半导体装置的袋状形成区域中选择性离子注入由碳或者含碳的分子构成的第3杂质离子，形成碳注入层。因此，在通过其后的热处理形成袋状扩散层时，在袋状注入层中作为杂质注入的碳，抑制沟道扩散层中的第2杂质的过渡增速扩散，并且提高注入的第2杂质的活性化率。这样，能够在伴随微细化的袋状扩散层中实现陡峭且浅接合化的杂质浓度曲线，并且通过使袋状扩散层得到充分的活性化浓度，可以更可靠地抑制耗尽化。其结果，可以抑制短沟道效果。
第2半导体装置的制造方法，优选还具有工序(g)，其在工序(f)后，在栅电极的侧面上形成侧壁；工序(h)，其在工序(g)后，通过以侧壁为掩模，在半导体区域中离子注入第2导电型的第4杂质离子，形成源·漏注入层；和工序(i)，其在工序(h)后，通过对半导体区域进行第2热处理，形成第4杂质离子从源·漏注入层扩散构成的源·漏扩散层。
在第2半导体装置的制造方法中，第2杂质离子，优选为质量数相对比较大的重离子。
此时，重离子优选为铟离子。
在第1或第2半导体装置的制造方法中，优选半导体区域由硅构成。
根据有关本发明的第1半导体装置及其制造方法，通过在沟道扩散层中添加碳，在形成沟道扩散层时的热处理时，碳可以抑制杂质的过渡增速扩散，并提高该杂质的活性化率。因此，能够实现伴随微细化的沟道扩散层的杂质浓度曲线的陡峭化且浅接合化，并且能充分提高活性化浓度，从而可以抑制短沟道效果，并实现低电阻的沟道扩散层。其结果，可以实现维持高驱动能力的微细设备。
根据有关本发明的第2半导体装置及其制造方法，通过在袋状扩散层中添加碳，在形成袋状扩散层时的热处理时，碳可以抑制杂质的过渡增速扩散，并提高该杂质的活性化率。因此，能够实现伴随微细化的袋状扩散层的杂质浓度曲线的陡峭化且浅接合化，并且能充分提高活性化浓度，从而可以实现抑制了短沟道效果的袋状扩散层。其结果，可以实现维持高驱动能力的微细设备。
图1是表示有关本发明的第一实施方式的半导体装置的结构剖面图。
图2(a)～(d)是表示有关本发明的第一实施方式的半导体装置的制造方法的工序顺序的剖面图。
图3(a)～(d)是表示有关本发明的第一实施方式的半导体装置的制造方法的工序顺序的剖面图。
图4是表示有关本发明的第二实施方式的半导体装置的结构剖面图。
图5(a)～(d)是表示有关本发明的第二实施方式的半导体装置的制造方法的工序顺序的剖面图。
图6(a)～(d)是表示有关本发明的第二实施方式的半导体装置的制造方法的工序顺序的剖面图。
图7是表示有关本发明的第三实施方式的半导体装置的结构剖面图。
图8(a)～(d)是表示有关本发明的第三实施方式的半导体装置的制造方法的工序顺序的剖面图。
图9(a)～(e)是表示有关本发明的第三实施方式的半导体装置的制造方法的工序顺序的剖面图。
图10是表示有关本发明的第四实施方式的半导体装置的结构剖面图。
图11(a)～(d)是表示有关本发明的第四实施方式的半导体装置的制造方法的工序顺序的剖面图。
图12(a)～(d)是表示有关本发明的第四实施方式的半导体装置的制造方法的工序顺序的剖面图。
图13(a)～(e)是表示现有的具有MIS型晶体管的半导体装置的制造方法的工序顺序的剖面图。
图中100-半导体基板，101-栅绝缘膜，102-栅电极，103-P型沟道扩散层，103A-P型沟道注入层，103B-P型沟道注入层，103C-P型沟道注入层，104-P型阱，104A-P型阱注入层，105-N型高浓度源·漏扩散层，106-N型延伸扩散层，106A-N型延伸注入层，107-P型袋状扩散层，107A-P型袋状注入层，108-侧壁，109-抗蚀图形，109a-开口部分，110-含碳区域，110A-碳注入层，110B-碳注入层，110C-碳注入层，111-基底绝缘膜，112-伪栅电极，113-层间绝缘膜，113a-开口部分，114-栅绝缘膜，115-栅电极，116-含碳区域，116A-碳注入层，117-抗蚀图形，117a-开口部分。
具体实施例方式
(第一实施方式)下面，参照
本发明的第一实施方式。
图1为本发明的第一方式中的半导体装置，表示的是MIS型晶体管的剖面结构。如图1所示，第一实施方式中的MIS型晶体管，选择性地形成在由P型硅(Si)构成的半导体基板100的主面上，且具有由膜厚为1.5nm左右的氧化硅(SiO2)构成的栅绝缘膜101、和由其上形成的膜厚为150nm左右的由多晶硅或者多金属(polymetal)构成的栅电极102。
在半导体基板100上且在栅绝缘膜101和栅电极102的两侧面上，形成有例如由氮化硅(SiNx、例如、Si3N4)构成的侧壁108。
在半导体基板100上的栅绝缘膜101及侧壁108的下方，形成P型沟道扩散层103，并且在半导体基板100上的侧壁108的两侧部分上，形成N型高浓度源·漏扩散层105。
在P型沟道扩散层103上的各侧壁108的下侧部分上，分别形成N型延伸扩散层106，并在该各个N型延伸(extension)扩散层106的下侧上，分别形成P型袋状(pocket)扩散层107。
作为第一实施方式的特征，在P型沟道扩散层103上的栅绝缘膜101的下侧部分上，形成有选择性导入了碳(C)的含碳区域110。导入该P型沟道扩散层103中的碳，抑制P型沟道扩散层103中的P型杂质的过渡增速扩散。此外，由于提高了导入的P型杂质的活性化率，所以在伴随细微化的P型沟道扩散层103中实现陡峭且浅结合化的杂质浓度曲线，同时提高该P型沟道扩散层103中的活性化率。由于通过该P型杂质的活性化率的提高，P型沟道扩散层103实现低电阻化，因此能维持MIS型半导体装置的高驱动力。
下面，参照
如上述构成的半导体装置的制造方法。
图2(a)～图2(d)及图3(a)～图3(d)，表示的是本发明的第一实施方式中的半导体装置的制造方法的工序顺序下的剖面结构。
首先，如图2(a)所示，对由P型硅构成的半导体基板100，以注入能量约为70keV及注入剂量约为5×1012ions/cm2的注入条件，将作为P型杂质的铟(In)离子实施离子注入，在半导体基板100的上部形成P型沟道注入层103A。之后，通过对半导体基板100，将作为P型杂质的硼(B)离子，以注入能量约为80keV及注入剂量约为1×1013ions/cm2的第1注入条件实施浅的离子注入，然后，以注入能量约为200keV及注入剂量约为1×1013ions/cm2的第2注入条件实施深的离子注入，从而在半导体基板100上的P型沟道注入层103A的下侧形成P型阱注入层104A。这样，P型阱注入层104A，注入为注入深度比P型沟道注入层103A深。
接着，如图2(b)所示，用光刻法在形成了P型沟道注入层103A及P型阱注入层104A的半导体基板100上，形成具有将MIS晶体管的沟道形成区域开口的开口部分109a的抗蚀图形109。优选如此，抗蚀图形109，覆盖MIS型晶体管的源·漏形成区域且具有露出沟道形成区域的开口部分109a。然后，以抗蚀图形109为掩模，在半导体基板100上的沟道形成区域中，以注入能量约为40keV及注入剂量约为5×1014ions/cm2的注入条件离子注入碳离子，在半导体基板100的沟道形成区域的上部形成碳注入层110A。
接着，如图2(c)所示，使用灰化(ashing)法等去除抗蚀图形109后，对半导体基板100进行第1急速热处理(RTA)，以约100℃/秒以上、优选为约200℃/秒的升温速率升温至850℃～1050℃左右并保持峰值温度最多10秒钟左右或者不保持峰值温度。通过该第1急速热处理，在半导体基板100的上部形成P型沟道注入层103A的铟离子扩散构成的P型沟道扩散层103、和P型阱注入层104A的硼离子扩散构成的P型阱104。这里，P型阱104扩散深度比P型沟道扩散层103深，且邻接于P型沟道扩散层103的下侧形成。还有，在P型沟道扩散层103的上部，浅浅地形成碳注入层110A的碳离子扩散构成的含碳区域110。另外，在本说明书中，所谓不保持峰值温度的急速热处理，是指当热处理温度达到峰值温度的同时进行降温的热处理。
接着，如图2(d)所示，在半导体基板100的主面上，通过例如热氧化法形成膜厚约为1.5nm的由氧化硅构成的栅绝缘膜101，接着在栅绝缘膜101上且为含碳区域110上，选择性形成膜厚约为150nm的由多晶硅构成的栅电极102。这里，虽然栅绝缘膜101中使用的是硅氧化膜，但并不局限于此，也可以使用氮氧化硅(SiON)，还可以使用氧化铪(HfOx)或者铪硅酸盐(HfSiOx)等的高电介质膜(high-k膜)。另外，虽然栅电极102中使用的是多晶硅，但也可以取代多晶硅，使用由钨(W)或者氮化钽(TaN)等构成的金属栅极，或者也可以使用对镍(Ni)等金属进行全硅化得到的FUSI(Fully-silicide)硅化物栅极。这里，所谓全硅化，是指将形成在栅绝缘膜等上的金属全部变为硅化膜的方法。
接着，如图3(a)所示，以栅电极102为掩模对半导体基板100，以注入能量约为1keV及注入剂量约为1×1015ions/cm2的注入条件，将作为N型杂质的砷(As)离子注入，在半导体基板100中的含碳区域110的外侧区域上形成N型延伸注入层106A。在该离子注入工序中，优选以栅电极102为掩模，对半导体基板100以注入能量约为10keV及注入剂量约为4×1013ions/cm2的注入条件，将作为P型杂质的铟(In)离子离子注入，在N型延伸注入层106A的下侧形成P型袋状注入层107A。此时，P型袋状注入层107A，以注入深度比N型延伸注入层106A深的方式进行注入。
接着，如图3(b)所示，对导体基板100进行第2急速热处理，以约200℃/秒的升温速率升温至850℃～1050℃左右，并保持峰值温度最多10秒左右或者不保持峰值温度。通过该第2急速热处理，在半导体基板100中的栅电极102的两侧区域，N型延伸注入层106A所包含的砷离子扩散，形成具有较浅结合面的N型延伸扩散层106。与此同时，在N型延伸扩散层106的下侧，包含在P型袋状注入层107A中的铟离子扩散构成的P型袋状扩散层107，与N型延伸扩散层106的下部相接形成。
接着，如图3(c)所示，通过例如CVD法，在半导体基板100上遍布包括栅电极102在内的整面地堆积膜厚约为50nm的硅氮化膜。然后，例如通过对堆积的硅氮化膜，实施使用以氟化碳为主成分的蚀刻气体的各向异性蚀刻，在栅电极102中的栅极长度方向的两侧面上形成由氮化硅构成的侧壁108。这里，侧壁108的组成并不局限于氮化硅，也可以使用例如氧化硅，还可以使用由氧化硅和氮化硅构成的叠层膜。在使用这种叠层膜的情况下，优选在侧壁108中的至少与半导体基板100的主面相接的部分上形成氧化硅。
接着，如图3(d)所示，以栅电极102及侧壁108为掩模，对半导体基板100，以注入能量约为10keV及注入剂量约为3×1015ions/cm2的注入条件，将作为N型杂质的砷离子离子注入。然后，对导体基板100进行第3急速热处理，以约200℃/秒～250℃/秒的升温速率升温至850℃～1050℃左右，并保持峰值温度最多10秒左右或者不保持峰值温度。通过该第3急速热处理，在半导体基板100中的侧壁108的两侧区域中砷离子扩散，形成与N型延伸扩散层106连接且具有比该N型延伸扩散层106更深的结合面的N型高浓度源·漏扩散层105。
如上述说明，根据第一实施方式，在图2(b)及图2(c)所示的工序中，在半导体基板100上实施铟离子的离子注入、形成P型沟道注入层103A之后，在沟道形成区域中选择性地离子注入碳离子、形成碳注入层110A。然后，进行使P型沟道注入层103A中的铟离子活性化的活性化退火(第1急速热处理)。
这样，在第一实施方式中，通过在半导体基板100的沟道形成区域中注入碳离子之后，进行使P型沟道注入层103A中的铟离子活性化的活性化退火，能够提高铟离子的活性化率。因此，能够改善在P型沟道扩散层103中使用铟离子的情况下产生的铟离子的活性化率低的问题。此外，由于在沟道形成区域中选择性地注入碳离子，从而在半导体装置中的不需要碳的部位中不包含碳，因此可以防止碳带来的半导体装置的污染。此外，能够防止残留的碳导致的结合泄漏的发生。
根据以上说明，通过能够获得作为由铟离子的注入形成P型沟道扩散层103时的特征的陡峭且浅的结合、同时提高铟离子的活性化率，从而能够可靠地形成低电阻的P型沟道扩散层103。
(第二实施方式)下面，参照
本发明的第二实施方式。
图4是本发明的第二方式中的半导体装置，表示的是MIS型晶体管的剖面结构。在图4中，通过给与图1相同的构成部件被赋予相同的符号，从而省略说明。
如图4所示，第二实施方式中的MIS型晶体管，位于半导体基板100中的栅电极102的下侧的P型沟道扩散层103，与各N型高浓度源·漏扩散层105的内侧的端部隔开间隔来设置。
下面，参照
上述结构的半导体装置的制造方法。
图5(a)～图5(d)及图6(a)～图6(d)表示的是本发明第二实施方式中的半导体装置的制造方法的工序顺序的剖面结构。
首先，如图5(a)所示，对由P型硅构成的半导体基板100，将作为P型杂质的硼(B)离子，以注入能量约为80keV及注入剂量约为1×1013ions/cm2的第1注入条件浅离子注入，然后，以注入能量约为200keV及注入剂量约为1×1013ions/cm2的第2注入条件深离子注入，从而在半导体基板100的上部形成P型阱注入层104A。
接着，如图5(b)所示，使用光刻法在形成了P型阱注入层104A的半导体基板100上，形成具有将MIS型晶体管的沟道形成区域开口的开口部分109a的抗蚀图形109。优选这样，抗蚀图形109覆盖MIS型晶体管的源·漏形成区域且具有露出沟道形成区域的开口部分109a。然后，以抗蚀图形109为掩模，在半导体基板100的沟道形成区域中，以注入能量约为70keV及注入剂量约为5×1012ions/cm2的注入条件，将作为P型杂质的铟(In)离子离子注入，形成P型沟道注入层103B。接着，以抗蚀图形109为掩模，以注入能量约为40keV及注入剂量约为5×1014ions/cm2的注入条件，将碳离子离子注入，在P型沟道注入层103B的上部形成碳注入层110B。这样，碳注入层110B，形成为注入深度比P型沟道注入层103B浅。还有，在该离子注入工序中，以不会因铟离子及碳离子的注入而在半导体基板100上形成非结晶层的注入剂量，实施离子注入。
接着，如图5(c)所示，去除抗蚀图形109后，对半导体基板100进行第1急速热处理(RTA)，以约100℃/秒以上、优选为约200℃/秒的升温速率升温至850℃～1050℃左右，并保持峰值温度最多10秒左右或者不保持峰值温度。
在第二实施方式中，直到P型沟道扩散层103的杂质浓度达到期望的杂质浓度为止，反复进行由图5(b)所示的铟离子及碳离子的注入工序和图5(c)所示的第1急速热处理工序所构成的一系列工序。例如，在进行二次该反复工序时，使一次的铟离子及碳离子的注入工序中的注入剂量不会在半导体基板100上形成非结晶层，并且两次里的铟离子注入剂量的合计可以得到具有期望杂质浓度的P型沟道扩散层103。其结果，在实施多次的反复工序之后，在半导体基板100的上部，形成由多次注入的P型沟道注入层103B扩散构成的P型沟道扩散层103、和P型阱注入层104A扩散形成的P型阱104。这里，P型阱104形成为，扩散深度比P型沟道扩散层103深、且覆盖P型沟道扩散层103的侧部及下部。另外，在沟道形成区域中，由多次注入的碳注入层110B构成的含碳区域110，在P型沟道扩散层103的上部浅浅地形成。
接着，如图5(d)所示，在半导体基板100的主面上形成膜厚约为1.5nm的由氧化硅构成的栅绝缘膜101，然后，在栅绝缘膜101的上且含碳区域110上，选择性地形成膜厚约为150nm的由多晶硅或者多金属等构成的栅电极102。
接着，如图6(a)所示，以栅电极102为掩模，对半导体基板100以注入能量约为1keV及注入剂量约为2×1014ions/cm2的注入条件离子注入作为N型杂质的砷(As)，在半导体基板100中的含碳区域110的外侧区域形成N型延伸注入层106A。优选在该离子注入工序中，以栅电极102为掩模，对半导体基板100，以注入能量约为100keV及注入剂量约为4×1013ions/cm2的注入条件，将作为P型杂质的铟(In)离子离子注入，在N型延伸注入层106A的下侧形成P型袋状注入层107A。此时，P型袋状注入层107A，以注入深度比N型延伸注入层106A深的方式注入。
接着，如图6(b)所示，对半导体基板100进行第2急速热处理，以约200℃/秒的升温速率升温至850℃～1050℃左右，并保持峰值温度最多10秒左右或者不保持峰值温度。通过该第2急速热处理，半导体基板100中的栅电极102的两侧区域上，N型延伸注入层106A所包含的砷扩散，形成具有较浅结合面的N型延伸扩散层106。与此同时，在N型延伸扩散层106的下侧，包含在P型袋状注入层107A中的铟离子扩散构成的P型袋状扩散层107，与N型延伸扩散层106的下部相接形成。
接着，如图6(c)所示，例如通过CVD法，在半导体基板100上遍布包括栅电极102在内的整面地堆积膜厚约为50nm的硅氮化膜。然后，通过对堆积的硅氮化膜进行各向异性蚀刻，在栅电极102中的栅极长度方向的两侧面上形成由氮化硅构成的侧壁108。
接着，如图6(d)所示，以栅电极102及侧壁108为掩模，对半导体基板100，以注入能量约为10keV及注入剂量约为3×1015ions/cm2的注入条件，将作为N型杂质的砷离子离子注入。然后，对半导体基板100进行第3急速热处理，以约200℃/秒～250℃/秒的升温速率升温至850℃～1050℃左右，并保持峰值温度最多10秒左右或者不保持峰值温度。通过该第3急速热处理，在半导体基板100中的侧壁108的两侧区域上砷离子扩散，形成与N型延伸扩散层106连接且具有比该N型延伸扩散层106深的结合面的N型高浓度源·漏扩散层105。
如上述说明，根据第二实施方式，在图5(b)及图5(c)所示的工序中，在半导体基板100的沟道形成区域上将铟离子选择性离子注入，形成P型沟道注入层103B之后，在形成的P型沟道注入层103B上部将碳离子选择性注入来形成碳注入层110B。然后，进行使P型沟道注入层103B中的铟离子活性化的活性化退火(第1急速热处理)。
这样，在第二实施方式中，通过在向沟道形成区域注入碳离子之后，实施使P型沟道注入层103B中的铟离子活性化的活性化退火，能够提高铟离子的活性化率。因此，能够改善在P型沟道扩散层103中使用铟离子的情况下产生的铟离子的活性化率低的问题。此外，由于在沟道形成区域选择性注入碳离子，从而在半导体装置中的不需要碳的部位中不包含碳，因此可以防止碳导致的半导体装置的污染。
再有，在第二实施方式中，以达到使半导体基板100不产生非结晶化的注入剂量的方式来分多次实施铟及碳的各离子注入，并且对于每次离子注入通过第1急速热处理来恢复铟离子的活性化及半导体基板100的结晶性。因此，半导体基板100没有因离子注入产生非结晶化，从而能够避免因非结晶化而产生的问题。例如，本申请发明人发现，如果在形成了非结晶·结晶界面的状态下进行铟离子的扩散，会发生铟离子向热处理时形成的结晶缺陷层中偏析的异常扩散现象。但是，如果按照第二实施方式，由于半导体基板100没有非结晶化，因此即使多次实施铟离子的离子注入后总剂量增高，也能防止铟离子的异常扩散。
另外，当分多次注入铟离子和碳离子时，也可以对每次注入变更各离子注入的角度、例如扭曲角(twist)来进行旋转注入。另外，在铟离子的注入剂量的总量与非结晶化的剂量相比足够小的情况下，也可以仅将碳离子分多次离子注入。
根据以上说明，通过进行满足上述条件的碳离子注入，可以得到作为由铟离子注入形成的P型杂质扩散层的特征的陡峭且浅的结合，同时能够可靠地形成铟离子的活性化率提高的低电阻的P型沟道扩散层103。
(第三实施方式)下面，参照
本发明的第三实施方式。
图7是本发明第三方式中的半导体装置，表示的是MIS型晶体管的剖面结构。在图7中，通过对与图1相同的构成部件赋予相同的符号，从而省略说明。
如图7所示，第三实施方式中的MIS型晶体管，栅电极115由钨(W)、氮化钽(TaN)等的金属构成，栅绝缘膜114不只形成在半导体基板100的主面上，还形成在与各侧壁108的内侧的侧面之间。
下面，参照
上述结构的半导体装置的制造方法。
图8(a)～图8(d)及图9(a)～图9(e)表示的是本发明第三实施方式中的半导体装置的制造方法的工序顺序的剖面结构。
首先，如图8(a)所示，通过对由P型硅构成的半导体基板100，将作为P型杂质的硼(B)离子，以注入能量约为80keV及注入剂量约为1×1013ions/cm2的第1注入条件进行浅离子注入，然后，以注入能量约为200keV及注入剂量约为1×1013ions/cm2的第2注入条件进行深离子注入，从而在半导体基板100的上部形成P型阱注入层104A。
接着，如图8(b)所示，对形成了P型阱注入层104A的半导体基板100进行第1急速热处理(RTA)，以约100℃/秒以上、优选为约200℃/秒的升温速率升温至850℃～1050℃左右，并保持峰值温度最多10秒左右或者不保持峰值温度。通过该第1急速热处理，在半导体基板100的上部形成P型阱注入层104A扩散构成的P型阱104。然后，在半导体基板100的主面上的沟道形成区域上，选择性地形成膜厚约为1.5nm左右的由氧化硅构成的基底绝缘膜111、和其上膜厚约为150nm左右的由多晶硅构成的伪栅(dummy gate)电极112。
接着，如图8(c)所示，以伪栅电极112为掩模，对半导体基板100，以注入能量约为1keV及注入剂量约为2×1014ions/cm2的注入条件，将作为N型杂质的砷(As)离子离子注入，在半导体基板100中的伪栅电极112的两侧方的区域上形成N型延伸注入层106A。在该离子注入工序中，优选以伪栅电极112为掩模，对半导体基板100，以注入能量约为100keV及注入剂量约为4×1013ions/cm2的注入条件，将作为P型杂质的铟(In)离子离子注入，在N型延伸注入层106A的下侧形成P型袋状注入层107A。此时，P型袋状注入层107A，以注入深度比N型延伸注入层106A深的方式注入。
接着，如图8(d)所示，对半导体基板100进行第2急速热处理，以约200℃/秒的升温速率升温至850℃～1050℃左右，并保持峰值温度最多10秒左右或者不保持峰值温度。通过该第2急速热处理，在半导体基板100中的伪栅电极112的两侧区域上，N型延伸注入层106A所包含的砷离子扩散，形成具有较浅结合面的N型延伸扩散层106。与此同时，在N型延伸扩散层106的下侧，包含在P型袋状注入层107A中的铟离子扩散构成的P型袋状扩散层107，与N型延伸扩散层106的下部相接形成。
接着，如图9(a)所示，例如通过CVD法，在半导体基板100上遍布包括伪栅电极112在内的整面地堆积膜厚约为50nm的硅氮化膜。然后，通过对堆积的硅氮化膜实施各向异性蚀刻，在伪栅电极112中的栅极长度方向的两侧面上形成由氮化硅构成的侧壁108。然后，以伪栅电极112及侧壁108为掩模，对半导体基板100，以注入能量约为10keV及注入剂量约为3×1015ions/cm2的注入条件，将作为N型杂质的砷离子离子注入。然后，对半导体基板100进行第3急速热处理，以约200℃/秒～250℃/秒的升温速率升温至850℃～1050℃左右，并保持峰值温度最多10秒左右或者不保持峰值温度。通过该第3急速热处理，在半导体基板100中的侧壁108的两侧区域中砷离子扩散，形成与N型延伸扩散层106连接且具有比该N型延伸扩散层106深的结合面的N型高浓度源·漏扩散层105。
接着，如图9(b)所示，例如通过CVD法，在半导体基板100上遍布包括伪栅电极112及侧壁108在内的整面地堆积膜厚约为150nm～200nm的硅氧化膜。然后，通过化学机械性研磨(CMP)法，对堆积的硅氧化膜全面进行研磨，直到露出伪栅电极112的上面为止，由硅氧化膜形成其表面被平坦化的层间绝缘膜113。
接着，如图9(c)所示，通过实施使用例如由溴化氢(HBr)构成的蚀刻气体、或者混合氯气(Cl2)和氧气(O2)的蚀刻气体的干式蚀刻，依次选择性除去从层间绝缘膜113中露出的伪栅电极112及基底绝缘膜111，在层间绝缘膜113、即侧壁108彼此之间形成开口部分113a。通过这样，露出半导体基板100中的栅电极形成区域的表面。然后，以层间绝缘膜113及侧壁108为掩模，向半导体基板100中的沟道形成区域中，以注入能量约为70keV及注入剂量约为5×1012ions/cm2的注入条件，将作为P型杂质的铟(In)离子离子注入，形成P型沟道注入层103C。接着，从侧壁108间的开口部分113a，以注入能量约为40keV及注入剂量约为5×1014ions/cm2的注入条件，将碳离子离子注入，在P型沟道注入层103C的上部形成碳注入层110C。这样，碳注入层110C形成为注入深度比P型沟道注入层103C浅。
接着，如图9(d)所示，对半导体基板100进行第4急速热处理，以约100℃/秒以上、优选为约200℃/秒的升温速率升温至850℃～1050℃左右，并保持峰值温度最多10秒左右或者不保持峰值温度。通过该第4急速热处理，在半导体基板100中的沟道形成区域的上部，形成P型沟道注入层103C扩散构成的P型沟道扩散层103。另外，沟道形成区域中，由碳注入层110C构成的含碳区域110，在P型沟道扩散层103的上部浅浅地形成。
接着，如图9(e)所示，通过CVD法，在层间绝缘膜113上遍布包括开口部分113a在内的整面地形成膜厚为1.0～2.0nm左右、优选为1.5nm的由氧化硅构成的栅绝缘膜114，并通过CVD法，在栅绝缘膜114上形成膜厚约为150nm左右的由钨构成的栅电极形成用的金属膜。其后，用CMP法，通过研磨除去金属膜中的层间绝缘膜113上的不要部分，在开口部分118的底面及其内壁面上形成栅极绝缘膜114、在其内侧上形成由金属膜构成的栅电极113a。这里，虽然栅绝缘膜114中使用的是硅氧化膜，但也可以使用SiON膜或者氧化铪(HfOx)、或者硅酸铪(HfSiOx)等的高电介质膜(high-k膜)。
如上述说明，根据第三实施方式，在图9(c)及图9(d)所示的工序中，在从设置在半导体基板100中的层间绝缘膜113上的开口部分113a露出的沟道形成区域上，通过实施铟离子的离子注入形成P型沟道注入层103C之后，在形成的P型沟道注入层103C的上部选择性地注入碳离子来形成碳注入层110C。然后，实施使P型沟道注入层103C中的铟离子活性化的活性化性退火(第四急速热处理)。
这样，在第三实施方式中，即使是在将伪栅电极置换为金属栅电极的制造方法中，也能通过在将碳离子注入沟道形成区域后实施使P型沟道注入层103C中的铟离子活性化的活性化退火，提高铟离子的活性化率。因此，能改善在将铟离子用在P型沟道扩散层103中的情况下产生的铟离子活性化率降低的问题。此外，由于在沟道形成区域中选择性注入碳离子，在半导体装置中的不需要碳的部位中不包含碳，因此可以防止碳带来的半导体装置的污染。
通过上述说明，能够获得作为由铟离子注入形成的P型杂质扩散层的特征的陡峭且浅的结合，同时可靠地形成铟离子的活性化率提高的低电阻的P型沟道扩散层103。
(第四实施方式)下面，参照
本发明的第四实施方式。
图10是本发明第四方式中的半导体装置，表示的是MIS型晶体管的剖面结构。在图10中，通过对与图1相同的构成部件赋予相同的符号来省略说明。
如图10所示，第四实施方式中的MIS型晶体管，将半导体基板100中的位于各侧壁108的下侧的N型延伸扩散层106及P型袋状扩散层107，设置在含碳区域116的内部。
下面，参照
上述构成的半导体装置的制造方法。
图11(a)～图11(d)及图12(a)～图12(d)表示的是本发明第四实施方式中的半导体装置的制造方法的工序顺序的剖面结构。
首先，如图11(a)所示，对由P型硅构成的半导体基板100，以注入能量约为70keV及注入剂量约为5×1012ions/cm2的注入条件，将作为P型杂质的铟(In)离子离子注入，在半导体基板100的上部形成P型沟道注入层103A。然后，对半导体基板100，通过将作为P型杂质的硼(B)离子，以注入能量约为80keV及注入剂量约为1×1013ions/cm2的第1注入条件浅离子注入，之后，以注入能量约为200keV及注入剂量约为1×1013ions/cm2的第2注入条件深离子注入，在半导体基板100中的P型沟道注入层103A的下侧形成P型阱注入层104A。这样，P型阱注入层104A以注入深度比P型沟道注入层103A深的方式注入。
接着，如图11(b)所示，对形成了P型沟道注入层103A及P型阱注入层104A的半导体基板100进行第1急速热处理(RTA)，以约100℃/秒以上、优选为约200℃/秒的升温速率升温至850℃～1050℃左右，并保持峰值温度最多10秒左右或者不保持峰值温度。通过该第1急速热处理，在半导体基板100的上部，形成由P型沟道注入层103A的铟离子扩散构成的P型沟道扩散层103、和由P型阱注入层104A的硼离子扩散构成的P型阱104。这里，P型阱104扩散深度比P型沟道扩散层103深，且与P型沟道扩散层103的下侧相接形成。
接着，如图11(c)所示，在半导体基板100的主面上，例如通过热氧化法形成膜厚约为1.5nm左右的由氧化硅构成的栅绝缘膜101，接着，通过CVD法，在栅绝缘膜101上形成膜厚约为150nm左右的由多晶硅构成的栅电极102。
接着，如图11(d)所示，以栅电极102为掩模，对半导体基板100，以注入能量约为1keV及注入剂量约为2×1014ions/cm2的注入条件，将作为N型杂质的砷(As)离子离子注入，在半导体基板100中的栅电极102的两侧方的区域上形成N型延伸注入层106A。在该离子注入工序中，优选以栅电极102为掩模，对半导体基板100，以注入能量约为100keV及注入剂量约为4×1013ions/cm2的注入条件，将作为P型杂质的铟(In)离子离子注入，来在N型延伸注入层106A的下侧形成P型袋状注入层107A。此时，P型袋状注入层107A，以注入深度比N型延伸注入层106A深的方式注入。
接着，如图12(a)所示，使用光刻法，在半导体基板100上，形成具有开口部分117a的抗蚀图形117，该开口部分117a使MIS型晶体管的栅电极102及位于该栅电极102的两侧的侧壁形成区域露出。优选这样，抗蚀图形117覆盖MIS型晶体管的高浓度源·漏形成区域且在侧壁形成区域上具有开口部分。然后，以抗蚀图形117及栅电极102为掩模，以注入能量约为40keV及注入剂量约为5×1014ions/cm2的注入条件离子注入碳离子，以在半导体基板100的袋状形成区域上形成与P型袋状注入层107A的注入深度相同或者注入深度比其深的碳注入层116A。
接着，如图12(b)所示，使用灰化法等去除抗蚀图形117后，对半导体基板100进行第2急速热处理，以约200℃/秒的升温速率升温至850℃～1050℃左右，并保持峰值温度最多10秒左右或者不保持峰值温度。通过该第2急速热处理，在半导体基板100中的栅电极102的两侧方的区域上，N型延伸注入层106A所包含的砷离子扩散，形成具有较浅结合面的N型延伸扩散层106。与此同时，在N型延伸扩散层106的下侧，包含在P型袋状注入层107A中的铟离子扩散构成的P型袋状扩散层107，与N型延伸扩散层106的下部相接形成。还有，在半导体基板100中的位于栅电极102的两侧方的侧壁形成区域的下侧部分上，包含在碳注入层116A中的碳离子扩散，形成具有与P型袋状扩散层107同等或者更深的扩散深度的含碳区域116。
接着，如图12(c)所示，例如通过CVD法，在半导体基板100上遍布包括栅电极102在内的整面地堆积膜厚约为50nm的硅氮化膜。然后，通过对堆积的硅氮化膜进行各向异性蚀刻，在栅电极102中的栅极长度方向的两侧面上形成由硅氮化膜构成的侧壁108。
接着，如图12(d)所示，以栅电极102及侧壁108为掩模，对半导体基板100，以注入能量约为10keV及注入剂量约为3×1015ions/cm2的注入条件，将作为N型杂质的砷离子离子注入。然后，对导体基板100进行第3急速热处理，以约200℃/秒～250℃/秒的升温速率升温至850℃～1050℃左右，并保持峰值温度最多10秒左右或者不保持峰值温度。通过该第3急速热处理，在半导体基板100中的侧壁108的两侧方的区域上砷离子扩散，形成与N型延伸扩散层106连接且具有比该N型延伸扩散层106深的结合面的N型高浓度源·漏扩散层105。
如上述说明，根据第四实施方式，在图12(a)及图12(b)所示的工序中，在半导体基板100的袋状形成区域上选择性离子注入铟离子、形成P型袋状注入层107A后，在形成的P型袋状注入层107A上选择性地离子注入碳离子形成碳注入层116A。其后，进行使P型袋状注入层107A中的铟离子活性化的活性化退火(第2急速处理)。
这样，在第四实施方式中，在向袋状形成区域注入碳离子之后，通过进行使P型袋状注入层107A中的铟离子活性化的活性化退火，可以提高铟离子的活性化率。因此，能改善在将铟离子用在P型袋状扩散层107中的情况下产生的铟离子活性化率降低的问题。此外，由于在袋状形成区域中选择性注入碳离子，从而在半导体装置中的不需要碳的部位中不包含碳，因此可以防止碳带来的半导体装置的污染。
根据上述说明，能够获得作为由铟离子注入形成的P型杂质扩散层的特征的陡峭且浅的结合，同时能够可靠地形成铟离子的活性化率提高的低电阻的P型袋状扩散层107。
再有，虽然在本发明的第一～第四实施方式中，P型沟道扩散层103的杂质离子使用的是铟离子，但也可以使用硼离子或者比硼离子更重的P型元素离子、或者硼离子和该比硼离子更重的P型元素离子这两种来代替。
同样，虽然在各实施方式中，P型袋状扩散层107的杂质离子使用的是铟离子，但也可以使用硼离子或者比硼离子更重的P型元素离子、或者硼离子和该比硼离子更重的P型元素离子这两种来代替。
另外，在各实施方式中，虽然作为半导体装置使用的是N沟道MIS型晶体管，但也可使用P沟道MIS型晶体管来代替。在P沟道MIS型晶体管的情况下，作为构成沟道扩散层的N型杂质离子，可以使用例如砷(As)离子、或者锑(Sb)离子或铋(Bi)离子等这种比砷离子重的5B族元素。
另外，在各实施方式中，虽然是通过离子注入碳而形成的碳注入层，但也可以将甲烷气体等等离子化，通过由等离子化的甲烷气体中所包含的碳实现的等离子破坏(plasma damage)来导入碳。另外，也可以在侧壁的侧方区域上，形成由变形硅层构成的高浓度源·漏扩散层。
再有，在各实施方式中，注入的碳离子不只限于碳原子，也可以使用含碳的碳分子、例如二氧化碳(CO2)离子。
另外，虽然上述的各个实施例中，对向沟道扩散层或袋状扩散层中添加碳的结构进行了说明，但在延伸扩散层中使用铟离子等重离子的情况下，也可向该延伸扩散层中添加碳。
(产业上的可利用性)本发明中的半导体装置及其制造方法，能够获得伴随微细化的沟道扩散层或者袋状扩散层的杂质曲线的陡峭化和浅结合化，并同时可以充分提高活性化浓度，因此能实现维持高驱动力的微细设备，特别适用于接合深度浅且具有低电阻扩散层、并可微细化的MIS型半导体装置及其制造方法中。
权利要求
1.一种半导体装置，其特征在于具有在第1导电型的半导体区域上形成的栅绝缘膜；在所述栅绝缘膜上形成的栅电极；以及，在所述半导体区域中的所述栅电极的下方形成的第1导电型沟道扩散层，所述沟道扩散层，包含碳作为杂质。
2.根据权利要求1所述的半导体装置，其特征在于还具有形成在所述栅电极的侧面上的侧壁；以及，形成在所述半导体区域中的所述侧壁的侧方区域中的第2导电型的源·漏扩散层，所述源·漏扩散层，不含有所述碳。
3.根据权利要求2所述的半导体装置，其特征在于所述源·漏扩散层与所述沟道扩散层隔有间隔地形成。
4.根据权利要求1～3的任一项所述的半导体装置，其特征在于还具有形成在所述半导体区域中的所述栅电极的侧部下侧的第2导电型的延伸扩散层。
5.根据权利要求4所述的半导体装置，其特征在于在所述半导体区域中的所述延伸扩散层的下侧，还具有与该延伸扩散层相接形成的第1导电型的袋状扩散层。
6.根据权利要求1～3的任一项所述的半导体装置，其特征在于导入所述沟道扩散层中的杂质离子，为质量数相对较大的重离子。
7.根据权利要求6所述的半导体装置，其特征在于所述重离子为铟离子。
8.一种半导体装置，其特征在于具有形成在第1导电型的半导体区域上的栅绝缘膜；形成在所述栅绝缘膜上的栅电极；形成在所述半导体区域中的所述栅电极的侧部下侧的第2导电型的延伸扩散层；以及，第1导电型的袋状扩散层，其在所述半导体区域中的所述延伸扩散层的下侧与该延伸扩散层相接形成，所述袋状扩散层，包含碳作为杂质。
9.根据权利要求8所述的半导体装置，其特征在于还具有形成在所述栅电极侧面上的侧壁；以及，形成在所述半导体区域中的所述侧壁的侧方区域上的第2导电型的源·漏扩散层，所述源·漏扩散层中的离开所述袋状扩散层的区域不包含所述碳。
10.根据权利要求8或9所述的半导体装置，其特征在于导入所述袋状扩散层中的杂质离子，为质量数相对较大的重离子。
11.根据权利要求10所述的半导体装置，其特征在于所述重离子为铟离子。
12.根据权利要求1～3、8、9的任一项所述的半导体装置，其特征在于所述半导体区域由硅构成。
13.一种半导体装置的制造方法，其特征在于，具有工序(a)，其通过在第1导电型的半导体区域中离子注入第1导电型的第1杂质离子，形成沟道注入层；工序(b)，其通过在所述半导体区域中的沟道形成区域中选择性地离子注入由碳或含碳的分子构成的第2杂质离子，在所述沟道注入层中形成碳注入层；工序(c)，其通过在所述工序(a)及工序(b)以后，对所述半导体区域进行第1热处理，在所述半导体区域中形成所述第1杂质离子从所述沟道注入层及碳注入层扩散构成的沟道扩散层；工序(d)，其在所述半导体区域中的所述沟道扩散层上形成栅绝缘膜；以及，工序(e)，其在所述栅绝缘膜上形成栅电极，所述沟道扩散层，包含由所述第2杂质离子带来的碳。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，在所述工序(a)和所述工序(b)之间，还具有在所述半导体区域上形成在开口部分中存在所述沟道形成区域的掩模图案的工序，在工序(b)中，通过使用所述掩模图案，向所述沟道形成区域中选择性地离子注入所述第2杂质离子，形成所述碳注入层。
15.根据权利要求13所述的半导体装置的制造方法，其特征在于，在所述工序(a)之前，还具有在所述半导体区域上，形成在开口部分中存在所述沟道形成区域的掩模图案的工序，在所述工序(a)中，通过使用所述掩模图案向所述沟道形成区域中选择性地离子注入所述第1杂质离子，形成所述沟道注入层，在所述工序(b)中，通过使用所述掩模图案向所述沟道形成区域中选择性地离子注入所述第2杂质离子，形成所述碳注入层。
16.根据权利要求13～15的任一项所述的半导体装置的制造方法，其特征在于，还具有工序(f)，其在所述工序(e)之后，通过以所述栅电极为掩模，向所述半导体区域中离子注入第2导电型的第3杂质离子，形成延伸注入层；以及，工序(g)，其在所述工序(f)之后，通过对所述半导体区域进行第2热处理，形成所述第3杂质离子从所述延伸注入层扩散构成的延伸扩散层。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，在所述工序(e)和所述工序(g)之间，还具有通过以所述栅电极为掩模、向所述半导体区域中离子注入第1导电型的第4杂质离子，形成袋状注入层的工序，在所述工序(g)中，通过所述第2热处理，在所述延伸扩散层的下侧，形成所述第4杂质离子从所述袋状注入层扩散构成的袋状扩散层。
18.根据权利要求13～15的任一项所述的半导体装置的制造方法，其特征在于，还具有工序(h)，其在所述工序(e)之后，在所述栅电极的侧面上形成侧壁；工序(i)，其在所述工序(h)之后，通过以所述侧壁为掩模，向所述半导体区域中离子注入第2导电型的第5杂质离子，形成源·漏注入层；以及，工序(j)，其在所述工序(i)之后，通过对所述半导体区域进行第3热处理，形成所述第5杂质离子从所述源·漏注入层扩散构成的源·漏扩散层。
19.根据权利要求13所述的半导体装置的制造方法，其特征在于在所述工序(a)之前还具有工序(1)，其在所述半导体区域上形成伪栅电极；工序(2)，其在所述伪栅电极的两侧面上形成侧壁；工序(3)，其在所述工序(2)之后，在所述半导体区域上形成露出所述伪栅电极的上面的绝缘膜；以及，工序(4)，其在所述工序(3)之后，通过选择性除去所述伪栅电极，将所述半导体区域从所述侧壁彼此之间露出，在工序(a)中，通过以所述绝缘膜为掩模，向露出的所述半导体区域中离子注入所述第1杂质离子，形成所述沟道注入层，在工序(b)中，通过以所述绝缘膜为掩模，向所述半导体区域中离子注入所述第2杂质离子，形成所述碳注入层。
20.根据权利要求13～15、及19的任一项所述的半导体装置的制造方法，其特征在于所述第1杂质离子，为质量数相对较大的重离子。
21.根据权利要求20所述的半导体装置的制造方法，其特征在于所述工序(a)中，所述沟道注入层，不因所述第1杂质离子的离子注入而被非结晶化。
22.根据权利要求20或21所述的半导体装置的制造方法，其特征在于所述重离子为铟离子。
23.一种半导体装置的制造方法，其特征在于具有工序(a)，其在第1导电型的半导体区域上形成栅绝缘膜；工序(b)，其在所述栅绝缘膜上形成栅电极；工序(c)，其通过以所述栅电极为掩模，向所述半导体区域中离子注入第2导电型的第1杂质离子，形成延伸注入层；工序(d)，其通过以所述栅电极为掩模，向所述半导体区域中离子注入第1导电型的第2杂质离子，形成袋状注入层；工序(e)，其通过向所述半导体区域的袋状形成区域中选择性地离子注入由碳或含碳的分子构成的第3杂质离子，形成碳注入层；以及，工序(f)，其在所述工序(c)、工序(d)及工序(e)之后，通过对所述半导体区域进行第1热处理，在所述半导体区域的所述栅电极的侧部下侧，形成所述第1杂质离子从所述延伸注入层扩散构成的延伸扩散层、和在该延伸扩散层的下侧所述第2杂质离子从所述袋状注入层扩散构成的袋状扩散层，所述袋状扩散层，包含由所述第3杂质离子带来的碳。
24.根据权利要求23所述的半导体装置的制造方法，其特征在于，还具有工序(g)，其在所述工序(f)后，在所述栅电极的侧面上形成侧壁；工序(h)，其在所述工序(g)后，通过以所述侧壁为掩模，向所述半导体区域中离子注入第2导电型的第4杂质离子，形成源·漏注入层；以及，工序(i)，其在所述工序(h)后，通过对所述半导体区域进行第2热处理，形成所述第4杂质离子从所述源·漏注入层扩散构成的源·漏扩散层。
25.根据权利要求23或24所述的半导体装置的制造方法，其特征在于所述第2杂质离子，为质量数相对较大的重离子。
26.根据权利要求25所述的半导体装置的制造方法，其特征在于所述重离子为铟离子。
27.根据权利要求13～15、19、23及24的任一项所述的半导体装置的制造方法，其特征在于所述半导体区域由硅构成。
全文摘要
本发明中，MIS型晶体管具有形成在MIS型半导体基板(100)的主面上的栅绝缘膜(101)；形成在该栅绝缘膜(101)上的栅电极(102)；和，形成在半导体基板(100)的栅电极(102)的下方的P型沟道扩散层(103)。沟道扩散层(103)含有碳作为杂质。从而能够实现通过令沟道扩散层中的杂质浓度曲线陡峭且浅结合化来抑制短沟道效果、并且通过具有充分的活性化浓度的低电阻的沟道扩散层来维持高驱动力的微细设备。
文档编号H01L21/336GK1763973SQ20051010754
公开日2006年4月26日 申请日期2005年9月27日 优先权日2004年9月27日
发明者野田泰史 申请人:松下电器产业株式会社