专利名称：非挥发性记忆体电路及其设定方法
技术领域：
本发明是有关于一种非挥发性记忆体，且特别是有关于一种利用持续充电模式设定储存状态的非挥发性记忆体电路及其设定方法。
背景技术：
请参照图1，其绘示是习知一种AG-AND型式记忆体的示意图，此AG-AND记忆体100是利用电流Id由Vd端流向Vs端时，会顺势将电子注入储存于记忆体100的Floating Gate(FG)端内，以完成记忆体的储存设定动作。而此AG-AND记忆体100与一般晶体管的最大不同之处，就是其闸极端共包含了两个控制端，分别是WL端与AG端，因此当AG-AND记忆体100要导通电流Id由Vd端流向Vs端时，必需要同时控制WL端与AG端两个端点电压，才能进行当次的设定动作。
一般AG-AND记忆体100在制作的过程当中，会由于制程的关系造成每一个AG-AND记忆体100内的电流通道有所差异，亦即每一个AG-AND记忆体100内的电流通道的长度以及宽度在完成时会有所不同，这也会使得当电流Id要注入电子至FG端内时，其所储存的电荷数量亦会不同。例如，当AG-AND记忆体100内的通道长度较长时，其所需要的注入的时间必需较长，反之，当AG-AND记忆体100内的通道长度较短时，其所需要的注入时间也会相对缩短。但是，假若注入电流Id的时间过短时，会造成FG端内所储存的电子数量不足，因而影响该次AG-AND记忆体100设定结果的正确性。
此外，除了上述所提及的问题外，每一个AG-AND记忆体100的临界电压Vt亦会影响电流Id的注入时间，当AG-AND记忆体100的临界电压Vt较高时，其电流Id会较低，因此在AG-AND记忆体100内的FG端所储存的电子量会较低。反之，当临界电压Vt过低时，FG所储存的电子量会相对的提高，要解决此种问题，只能利用调整每一个AG-AND记忆体100内的电流Id的设定时间才能改善，但此种解决模式却是相当复杂，且不容易实现。
请参照图2，其绘示是习知技术中，一种阵列型式的AG-AND记忆体的电路图。如图中所示，此阵列型式的AG-AND记忆体包括四条数据线201～207，而每一条数据线包括二组AG-AND记忆元件211以及213。上述的所有的数据线耦接至相同的电压源220，并由此电压源220提供电流Id至每一组数据线201～213。而此电压源220所提供的电流量会平均的分配至每一组数据线中。
假若在此习知技术中的电压源220所提供的总电流量为1.2mA，因此可以提供每一组数据线的最大电流Id为0.3mA，此电流Id可以完成每一条数据线中其中一组AG-AND记忆元件的电子的储存设定。但是假设数据线201中的AG-AND记忆单元213b，其Vd端与Vs端因为故障短路而形成了一组泄露电流Ie时，会使得数据线除了必需提供原本AG-AND记忆元件211a所需的电流Id外，必需再额外提供泄露电流Ie所需的电流，因此原本每一条数据线可以平均分配到0.3mA的电流量，会因为泄露电流Ie的流生，进而改变了全部AG-AND记忆元件可以获得的电流量，这亦会使得整个阵列电路中，记忆体所储存的数据会发生错误，此种严重的错误当然不是电路设计者所愿意乐见的。
发明内容
本发明的目的就是在提供一种非挥发性记忆体电路，此非挥发性记忆体是利用持续充电的方式，进行注入并储存电荷至记忆元件的设定动作，如此以解决记忆元件会因制程所造成的物理结构上的差异，因而所衍生的问题。
本发明的再一目的是提供一种非挥发性记忆体电路的设定方法，此非挥发性记忆体电路的设定方法是利用持续充电的方式进行储存每一组记忆元件所需的电荷，以改善阵列型式的非挥发性记忆体，会因为产生泄露电流进而造成内部储存数据发生错误情况的产生。
本发明提出一种非挥发性记忆体电路，是由多数组记忆单元组成，每一组记忆单元包括第一开关、第二开关、数据线，以及多个叠接记忆元件。其中，第一开关的第一端耦接至第一电压。数据线耦接至第一开关的第二端。第二开关的第一端耦接至数据线。此外，在多个叠接记忆元件中，每一个记忆元件的第三端耦接至下一级记忆元件的第一端，每一个记忆元件的第二端耦接至控制电压，其中，该些记忆元件中第一级的记忆元件的第一端耦接至第二开关的第二端。
在本发明的一个实施例中，前述数据线包括了寄生电容以储存第一电压所提供的电荷。
在另一个实施例中，此非挥发性记忆体电路更包括一个电压储存元件，其第一端耦接至数据线，第二端则耦接至地。
在另一实施例中，前述的电压储存元件以及寄生电容可以同时使用，以藉此储存第一电压所提供的电荷。
依照本发明的较佳实施例所述，上述的电压储存元件是电容，用以储存第一电压所提供的电压。其中，此电容可以是数据线的寄生电容。
依照本发明的较佳实施例所述，上述的第一开关是由MOSFET所组成。
依照本发明的较佳实施例所述，上述的第二开关是由MOSFET所组成。
依照本发明的较佳实施例所述，上述的记忆元件是NOR型式记忆体元件、NAND型式记忆体元件，以及AND型式记忆体元件其中之一。
依照本发明的较佳实施例所述，上述的非挥发性记忆体电路更包括第一解码器，此第一解码器耦接于记忆元件中第一级的记忆元件的第一端与第二开关的第二端之间，用以决定是否导通电压储存元件的放电路径。
依照本发明的较佳实施例所述，上述的非挥发性记忆体电路更包括第二解码器，耦接于电压储存元件的第一端与第一电压之间，用以决定是否导通电压储存元件的充电路径。
依照本发明的较佳实施例所述，上述的非挥发性记忆体电路更包括第三解码器，耦接于记忆元件的第二端与第二电压之间，用以决定是否导通记忆元件。
依照本发明的较佳实施例所述，上述的非挥发性记忆体电路更包括第三开关，此第三开关的第一端耦接记忆元件中最后一级的记忆元件的第三端与数据线之间，其中，上述的记忆元件的型式可以是NROM型式、SONOS型式，以及PHINES型式其中之一。
依照本发明的较佳实施例所述，上述的第三开关是由MOSFET所组成。
本发明再提出一种非挥发性记忆体电路的设定方法，此非挥发性记忆体是由多数组记忆单元组成，每一组记忆单元包括第一开关、第二开关、数据线，以及多个叠接记忆元件。其中，第一开关的第一端耦接至第一电压。数据线耦接至第一开关的第二端。第二开关的第一端耦接至数据线。此外，在多个叠接记忆元件中，每一个记忆元件的第三端耦接至下一级记忆元件的第一端，每一个记忆元件的第二端耦接至控制电压，其中，该些记忆元件中第一级的记忆元件的第一端耦接至第二开关的第二端。
此非挥发性记忆体电路的设定方法先导通第一开关，以使第一电压对一电压储存元件进行充电动作，其中，此步骤中的第二开关为关闭状态。其次，关闭第一开关，电压储存元件储存第一电压所提供的电荷。接着，再导通第二开关，电压储存元件开始对记忆元件进行放电动作，以设定记忆元件的储存状态。最后，关闭第二开关。
依照本发明的较佳实施例所述，上述的第二开关与第一开关的导通时间是不同的时间周期。
依照本发明的较佳实施例所述，其中当第一开关为导通状态时，电压储存元件进行充电动作。
依照本发明的较佳实施例所述，其中当第二开关为导通状态时，电压储存元件对多个叠接记忆元件进行一放电动作。
本发明因采用持续充电的方式对记忆元件进行注入并储存电荷的设定动作，因此，即使记忆元件中的电流通道皆有差异，也不会造成记忆元件的误动作。而且利用此方法，即使记忆元件间有发生泄露电流情况，亦不会影响记忆体的正常运作。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1绘示习知一种AG-AND型式记忆体的示意图。
图2绘示习知技术中一种阵列型式的AG-AND记忆体的电路图。
图3A绘示依照本发明所提出的一种非挥发性记忆体电路的内部电路的结构图。
图3B绘示依照本发明所提出的一种SONOS记忆单元的结构图。
图4绘示依照本发明所提出的一种非挥发性记忆体电路的设定方法的流程图。
图5绘示依照本发明所提出的另一种非挥发性记忆体电路的内部电路的结构图。
100AG-AND记忆体201～207、503a～503c数据线211、213AG-AND元件220电压源300、500非挥发性记忆体301第二电压303第一电压305第一解码器307第二解码器309第三解码器321a～321c，501a～501c记忆单元323a～323c记忆元件325a～325c第二开关327a～327f第一开关329a～329c电压储存元件350记忆单元包括基底350352、356氧化硅354氮化硅360复合层360362闸极
364源极/汲极区.
366闸极结构366530a～530c多个叠接记忆元件AG、FG、Vd、Vs、WL、AG端点Id电流Ie泄露电流SLG1、SLG2(第一、第二)控制电压S401～S407本发明一实施例的施行步骤WL1～WL6第二电压具体实施方式
本发明所提出的非挥发性记忆体电路及其设定方法，其最大的特征就是利用持续充电的方式对记忆体内的记忆元件进行注入电荷的动作，如此即可以确定每一组记忆元件可以注入足够的电荷数，以进行正确的设定动作。
请参照图3A，其绘示是依照本发明所提出的一种非挥发性记忆体的内部电路的结构图。如图中所示，此非挥发性记忆体300包括了三组记忆单元321a～321c，当然熟悉此一技艺者，此非挥发性记忆体300可以包括更多组的记忆单元。
另外，上述的非挥发性记忆体电路中，还包括了第二电压301以及第一电压303两组电压源。其中，上述所提及的每一组记忆单元321中，皆包括第二开关325、第一开关327、电压储存元件329，以及记忆元件323。应注意的是，电压储存元件329可以是每一条位元线中的寄生电容，也可以是一个外加的电容。该等元件置换并不影响本发明的实施结果。以下是以记忆单元321a中的电路结构进行说明。
在记忆单元321a中，第一开关327a的第一端耦接至第一电压303，电压储存元件329a的第一端耦接至第一开关327a的第二端，而电压储存元件329a的第二端耦接至地。其中，第一开关327a用以控制是否导通第一电压303与电压储存元件329a之间的电流路径。
另外，第二开关325a的第一端耦接至电压储存元件329a的第一端，而记忆元件323a的第一端耦接至第二开关325a的第二端，记忆元件323a的第二端耦接至第二电压301，记忆元件323a的第三端耦接至地。其中，上述的第二开关325a用以控制是否导通电压储存元件329a与记忆元件323a之间的电流路径。
其中，上述所说明的第二开关325a以及第一开关327a，此两组开关元件是在不相同的时间周期内导通。亦即表示，当第一开关327a为导通状态时，第二开关325a为关闭状态，因此，此时只有第一电压303至电压储存元件329a的电流回路产生，因此电压储存元件329a可以进行充电动作，并将电荷储存于其中。
反之，当第一开关327a为关闭状态时，第二开关325a则会为导通状态，因此，第一电压303至电压储存元件329a的电流回路会被关闭，但是电压储存元件329a至记忆元件323a的电流回路却形成，原本储存于电压储存元件329a内的电荷，即会经由与记忆元件323a所形成的的电流回路进行一放电动作。
在本发明的实施例中，上述提及的记忆元件323a可以是一般常用的NOR型式记忆体元件、NAND型式记忆体元件，以及AND型式记忆体元件其中之一。其中，记忆元件323a的第二端所耦接的第二电压，是用来控制是否导通记忆元件323a的第一端与第三端之间的电流回路。
而当记忆元件323a的第一端与第二开关325a的电流回路已经形成，且电压储存元件329a亦开始进行一放电动作时，电流会由记忆元件323a的第一端注入，此时会有部份的电荷数被吸引注入记忆元件323a的载子储存结构并加以储存，以完成设定记忆元件323a的动作。
其中，当前述的第二电压301为正电压时，记忆元件323的电流是由第一端流向第三端，而当第二电压301为负电压时，电流方向是由记忆元件323的第一端流向电路的基板上。上述的两种方式皆可以对记忆元件进行储存电荷的设定动作，此非挥发性记忆体电路则可以依据不同的电路特性，选用上述的其中一种方式进行设定动作。
其中，由于电路的设计者可以在设计电路之初，即计算出必须注入记忆元件323a内的载子储存结构端的电荷正确值，因此在设计电路时，即可以依据记忆元件323a所需储存的电荷值，搭配适当的电压储存元件329a储存正确的电荷。
而当电压储存元件329a开始进行放电动作时，即可以利用已形成的电流路径将适当的电荷数注入并储存于记忆元件323a，因此即使每一组记忆单元中的记忆元件321a～321c内的物理结构会有所不同，进而影响了注入电荷的时间，但由于本实施例是进行持续的放电动作，所有储存于电压储存元件329a内的电荷数会有一定的比例注入记忆元件323a中。如此即可以解决因记忆元件的物理结构有所不同，进而影响了记忆元件无法储存正确电荷的问题。
在本发明的实施例中，上述的记忆元件323可以是SONOS、NROM，以及PHINES三种结构其中之一。此非挥发性记忆体电路可以依据不同的电路特性，选用适当的记忆元件。例如NROM适用于热电子(hot electron)的设定模式，PHINES则是适用于带对带(Band-to-Band)的热电洞(Hot hole)设定模式，而SONOS则可以适用于FN(Fowler-Nordheim)穿隧效应的设定模式。而上述所提及的记忆元件323是以热电洞或热电子的方式，将载子注入记忆元件323内的载子储存结构中，以进行设定储存的动作。其中，此载子储存结构是由一氮化硅(nitrde)所组成的电荷陷入材料所构成，而此电荷陷入材料的结构包含了第一隔离层、电荷陷入层，以及第二隔离层。
请参照图3B，其绘示是依照本发明所提出的一种SONOS记忆单元的结构图。其中，SONOS记忆单元包括基底350，由氧化硅352/氮化硅354/氧化硅356所构成的复合层360、闸极362，以及源极/汲极区364。其中，由氧化硅352/氮化硅354/氧化硅356所构成的复合层360是依序配置在基底350上，且复合层360上是配置有闸极362，而闸极362与复合层360则构成闸极结构366。此外，闸极结构366两侧的基底350中形成源极/汲极区364。
此外，在本发明的实施例中，上述所说明的电压储存元件329，可以是一电容，用以储存第一电压303所提供的电压，而此电容可以是一般的介质(dielectric)电容，或是接点(junction)电容，当然亦可以是其它种类的寄生(parasitic)电容。而上述所说明的第二开关325与第一开关327，可以是MOSFET型式的开关。
而在本实施例中，此非挥发性记忆体电路300是一平行排列的矩阵型式，为了要更加容易控制非挥发性记忆体300内的每一组记忆单元321内的记忆元件323的储存状态，因此可以另外设计第一解码器305、第二解码器307，以及第三解码器309等三组解码器。
其中，第一解码器305耦接于每一组记忆单元321内的记忆元件323的第一端与第二开关325的第二端之间，利用第一解码305，可以决定在那些周期时间内，导通那些记忆元件323的充电路径。而上述所提及的第二解码器307，耦接于第一电压303与每一组记忆单元321内的第一开关327的第一端之间，此第二解码器307可以决定在那些周期时间内，导通那些电压储存元件329的充电路径。
另外，在上述所提及的第三解码器309，耦接第二电压301与每一组记忆单元321内的记忆元件321的第二端，此第三解码器309可以决定在那些周期时间内，导通那些记忆元件321的电流路径。因此，当非挥发性记忆体300在电路中另设计这些解码器时，电路中的第二开关325与第一开关327即可以进行固定周期时间的切换，而再由上述的解码器进行控制导通那些电流回路的电流路径，以方便电路的设计。
请参照图4，其绘示是依照本发明所提出的一种非挥发性记忆体的设定方法的流程图。以下配合图3中的记忆单元321a的电路进行解说。在步骤S401中，此阶段中的第一开关327a为导通状态，而第二开关325a为关闭状态，此态即前面的说明所提及，在同一周期时间内的第二开关325a与第一开关327a的导通状态，是相反的状态。
在此步骤中，由于第二开关325a为关闭状态，所以只有一条电流回路形成，即第一电压303与电压储存元件329a的电流回路，因此第一电压303会开始对电压储存元件329a进行充电动作。
其次，在步骤S403中，第一开关会转变成关闭状态，因此原本的电流回路即会消失，因此之前对电压储存元件329a进行充电时所产生的电荷会储存于其中。接着在步骤S405之中，第二开关325a会转态为导通状态，此时，第二开关325a至记忆元件323a的电流回路亦同时形成。
此时若第二电压301有提供一致能电压至记忆元件323a中，以导通记忆元件323a的电流路径，此时先前储存于电压储存元件329a中的电荷即会开始对记忆元件323a进行一放电动作，在此过程中，会有一定比例的电荷数被注入并储存于记忆元件323a的载子储存结构之间，如此以完成记忆元件323a的设定动作。
最后，在步骤S407中，当电压储存元件329a的放电动作已经完成时，即再度关闭第二开关325a的导通状态，并且等待下一个周期时间的设定动作。当然，在说明图3以及图4的过程中，虽然只以记忆单元321a作为说明例，但由于每一组记忆单元321a～321c的内部结构皆相同，因此所有记忆单元的设正动作皆与记忆单元321a相同。
请参照图5，其绘示是依照本发明所提出的另一种非挥发性记忆体电路的内部电路的结构图。如图中所示，此非挥发性记忆体500包括三组记忆单元501a～501c，其中，每一组记忆单元501内包括数据线503、第二开关325、第一开关327、电压储存元件329(电压储存元件329a～c的总称，泛指电压储存元件329a～c中的任一个)，以及多数记忆元件530，其中，数据线503是由一金属导体所组成。
其中，如同图3中所述的实施例，记忆单元501a～501c中的第一开关327a～327c分别耦接至一第一电压303，而每一组记忆单元501a～501c可以依据第一开关327a～327c的导通状态决定是否导通第一电压303至数据线503a～503c的电流回路。其中在本实施例中，第一开关327a～327c可以是一NMOS晶体管，当然，在本实例中的第一开关327a～327c旨在提供一开关切换的功能，任何具有此功能的元件，均可以适用于本实施例之中。
此外，在本实施例中，记忆单元501a～501c内的电压储存元件329和图3中的实施例相同，可以由电容组成，其中，此电容器的第一端耦接至记忆单元501内的数据线503，第二端耦接至地。当记忆单元501中的第一开关327为导通状态时，第一电压303至电压储存元件329之间的电流回路即可以形成，因此电压储存元件329即可以将第一电压所提供的电荷储存于其中。
其次，每一记忆单元501内所包含的第二开关325，同样旨在提供一开关切换的功能，因此任何具有此功能的元件，均可以应用于本实施例中。其中，在本实施例中所说明的第二开关325是一选择晶体管(selecttransistor)，此选择晶体管的第一端耦接至数据线503，第二端接收控制电压SLG(包括第一控制电压SLG1与第二控制电压SLG2其中之一)，第三端耦接至多个叠接记忆元件503的输入端。
其中，选择晶体管之第二端是闸极端，而第二开关325即是依据此闸极端所耦接的控制电压SLG来决定是否导通数据线503至多个叠接记忆元件530之输入端的电流回路。当然，在图5中之第二开关325与第一开关327的导通周期和图3中之实施例的动作相同，是不会在同一周期时间内同时导通，此即代表当电压储存元件329在进行充电时，数据线503与多个叠接记忆元件530的输入端的电流回路是不存在，反之亦然。
在本实施例中，多个叠接记忆元件530串接多数组记忆元件组成，此记忆元件可以是一般常用的NOR型式记忆体元件、NAND型式记忆体元件，以及AND型式记忆体元件其中之一。其中，每一记忆元件的第三端耦接下一级记忆元件的第一端，而记忆元件的第二端则是另耦接第二电压WL，用以控制是否导通记忆元件的第一端与第三端的电流回路，以下是以记忆单元501c进行详细说明。
假设当非挥发性记忆体500预设定记忆单元325c中的记忆元件527时。首先，第二开关325c先设为关闭状态，而第一开关327c设为导通状态，因此，第一电压303与电压储存元件329c之间的电流回路同时形成，此时的电压储存元件329c开始进行一充电动作。
当第一开关转态为关闭状态时，第二开关则会同时转态为导通状态，因此原本储存于电压储存元件329c内的电荷会开始对多个叠接记忆元件530c进行放电动作，在本实施例中，设定第一控制电压SLG1为10V，以使第二开关保持在导通状态。
在此实施例中，当第二电压WL设为10V时，记忆元件的第一端与第三端的电流回路虽然有形成，但此时记忆元件的第二端无法吸引电荷，亦无法进行储存设定。当第二电压WL设为-5V时，记忆元件的第一端与第三端的电流回路不但形成，同时此记忆元件的第二端可以吸引电荷并进行储存设定。当第二电压WL设为0V时，记忆元件的第一端与第三端的电流回路是为开路状态。
而在本次的设定过程中，主要是要设定记忆元件525的状态，因此记忆单元501c中的每一组记忆元件的第二电压设定如下，WL1、WL2的电压为10V，WL3的电压为-5V，其余WL的电压设为0V，因此当电压储存元件329c开始进行放电动作时，记忆元件527可以吸引并储存电荷于第二端之间，而记忆元件521、523只会提供一电流回路路径，另外记忆元件529以及531为开路状态。
此外，本实施例中的记忆元件可以是NROM型式记忆元件。由于NROM型式记忆元件的两个端点皆可以进行电荷储存的设定，为了配合此种型式的记忆体元件，在此多个叠接记忆元件503c中，可以另设计一第二开关325f，当然，在本实施例中，此第二开关325f亦同样可以是选择晶体管。
其中，第二开关325f的第一端耦接至数据线503，第二端接收第二控制电压SLG2，第三端耦接至多个叠接记忆元件503c的最后一级记忆元件531的第三端。当此非挥发性记忆体电路500欲设定多个叠接记忆元件503c中的记忆元件527时，可以依据第一控制电压SLG 1与第二控制电压SLG2的设定状况，决定电流所导通的路径方向，而记忆元件503c则会依据电流的方向，决定进行储存电荷的端点。
综上所述，本发明所提出的非挥发性记忆体，是采用持续充电的方式对记忆元件进行设定动作，以使记忆元件可以注入足够的电荷数进行储存，因此，即使记忆元件中的电流通道会因为制程因素而有所差异时，并不会造成记忆元件的误动作。而且利用此方法，即使记忆元件间有发生泄露电流的情况，亦不会影响记忆体的正常运作。再者，此非挥发性记忆体并不需要外加任何的主动电路，因此不需要提供额外的电源。同时多层型式(Multi-Level Cell)的非挥发性记忆体亦可以使用此种方式进行电路设计。此外，此种非挥发性记忆体型式的控制电路相当的简单，因此在应用上也相当的方便。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种非挥发性记忆体电路，由多数组记忆单元组成，其特征在于每一该些记忆单元包括一第一开关，该第一开关的第一端耦接至一第一电压；一数据线，该数据线耦接至该第一开关的第二端；一第二开关，该第二开关的第一端耦接至该数据线；以及多个叠接记忆元件，每一该记忆元件的第三端耦接下一级的该记忆元件的第一端，每一该记忆元件的第二端耦接一第二电压，其中，该些记忆元件中第一级的该记忆元件的第一端耦接至该第二开关的第二端。
2.根据权利要求1所述的非挥发性记忆体电路，其特征在于其中所述的数据线包括一寄生电容以储存该第一电压所提供的电荷。
3.根据权利要求1所述的非挥发性记忆体电路，其特征在于其更包括一电压储存元件，该电压储存元件的第一端耦接至该数据线，该电压储存元件的第二端耦接至地。
4.根据权利要求3所述的非挥发性记忆体电路，其特征在于其中所述的电压储存元件包括一电容以储存该第一电压所提供的电荷。
5.根据权利要求1所述的非挥发性记忆体电路，其特征在于其中所述的第一开关是由一MOSFET所组成。
6.根据权利要求1所述的非挥发性记忆体电路，其特征在于其中所述的第二开关是由一MOSFET所组成。
7.根据权利要求1所述的非挥发性记忆体电路，其特征在于其中所述的记忆元件是NOR型式记忆体元件、NAND型式记忆体元件，以及AND型式记忆体元件其中之一。
8.根据权利要求1所述的非挥发性记忆体电路，其特征在于其中所述的记忆元件是SONOS型式与PHINES型式二者之一。
9.根据权利要求8所述的非挥发性记忆体电路，其特征在于其中所述的记忆元件是以热电洞或热电子方式其中之一设定注入载子。
10.根据权利要求9所述的非挥发性记忆体电路，其特征在于其中所述的记忆元件的载子储存结构包含一电荷陷入材料。
11.根据权利要求10所述的非挥发性记忆体电路，其特征在于其中所述的电荷陷入材料包含一氮化硅(nitride)
12.根据权利要求10所述的非挥发性记忆体电路，其特征在于其中所述的记忆元件的载子储存结构包含第一隔离层、电荷陷入层，以及第二隔离层。
13.根据权利要求1所述的非挥发性记忆体电路，其特征在于其中所述的非挥发性记忆体电路更包括一第一解码器，该第一解码器耦接于该些记忆元件中第一级的该记忆元件的第一端与该第二开关的第二端之间，用以决定是否导通该些电压储存元件的放电路径。
14.根据权利要求1所述的非挥发性记忆体电路，其特征在于其中所述的非挥发性记忆体电路更包括一第二解码器，耦接于该些电压储存元件的第一端与该第二电压之间，用以决定是否导通该些电压储存元件的充电路径。
15.根据权利要求1所述的非挥发性记忆体电路，其特征在于其中所述的非挥发性记忆体电路更包括一第三解码器，耦接于该些记忆元件的第二端与该第二电压之间，用以决定是否导通该些记忆元件。
16.根据权利要求1所述的非挥发性记忆体电路，其特征在于其中所述的非挥发性记忆体电路更包括一第三开关，该第三开关的第一端耦接该记忆元件中最后一级的该记忆元件的第三端与数据线之间，其中，该些记忆元件是一NROM型式记忆元件。
17.根据权利要求16所述的非挥发性记忆体电路，其特征在于其中所述的第三开关是由一MOSFET所组成。
18.一种非挥发性记忆体电路的设定方法，由多数组记忆单元组成，其特征在于其中每一该些记忆单元包括一第一开关、一第二开关、一数据线，以及多个叠接记忆元件，其中，该第一开关的第一端耦接至一第一电压，该数据线耦接至该第一开关的第二端，该第二开关的第一端耦接至该数据线，多个叠接记忆元件中，每一该记忆元件的第三端耦接至下一级的该记忆元件的第一端，每一该记忆元件的第二端耦接一第二电压，其中，该些记忆元件中的第一级记忆元件的第一端耦接至该第二开关的第二端，其中该非挥发性记忆体电路的设定方法，包括导通该第一开关，该第一电压对一电压储存元件进行一充电动作，其中，该第二开关为关闭状态；关闭该第一开关，该电压储存元件储存该第一电压所提供的电荷；导通该第二开关，该电压储存元件对该记忆元件进行一放电动作，并设定该记忆元件的状态；以及关闭该第二开关；其中，该第二电压用以决定该记忆元件为导通状态、储存电荷状态，以及开路状态其中之一。
19.根据权利要求18所述的非挥发性记忆体电路的设定方法，其特征在于其中所述的第二开关与该第一开关的导通时间是不同的时间周期。
全文摘要
一种非挥发性记忆体电路，是由多数组记忆单元组成，每一组记忆单元包括第一开关、第二开关、数据线，以及多个叠接记忆元件。其中，第一开关的第一端耦接至第一电压。数据线耦接至第一开关的第二端。第二开关的第一端耦接至数据线。此外，在多个叠接记忆元件中，每一个记忆元件的第三端耦接至下一级记忆元件的第一端，每一个记忆元件的第二端耦接至第二电压。
文档编号H01L27/115GK1941200SQ20051010809
公开日2007年4月4日 申请日期2005年9月29日 优先权日2005年9月29日
发明者叶致锴 申请人:旺宏电子股份有限公司