专利名称：非挥发性记忆体的制造方法
技术领域：
本发明是有关于一种半导体元件的制造方法，且特别是有关于一种非挥发性记忆体的制造方法。
背景技术：
非挥发性记忆体中可进行多次资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的功能，并兼具有存取速度快、质轻容量大、存取装置体积小等优点，所以已成为个人电脑和电子设备所广泛采用的一种记忆体元件。
典型的非挥发性记忆体元件，一般是被设计成具有堆叠式闸极(Stack-Gate)结构，其中包括以掺杂的多晶硅制作浮置闸极(FloatingGate)与控制闸极(Control Gate)。浮置闸极位于控制闸极和基底之间，且处于浮置状态，没有和任何电路相连接，而控制闸极则与字元线(Word Line)相接，此外还包括穿隧介电层和闸间介电层分别位于基底和浮置闸极之间以及浮置闸极和控制闸极之间。
在目前提高元件积集度的趋势下，会依据设计规则缩小元件的尺寸，通常浮置闸极与控制闸极之间的闸极耦合率(Gate Couple Ratio，GCR)越大，其操作所需的工作电压将越低。而提高闸极耦合率的方法包括增加控制闸极层与浮置闸极之间所夹的面积。
为了增加闸极耦合率，习知技术提出了图1的非挥发性记忆体结构。图1是习知的一种非挥发性记忆体的剖面示意图，请参照图1，此非挥发性记忆体包括基底100、穿隧介电层102、浮置闸极104、闸间介电层106、导体层108、源极/汲极区110及氧化层112。浮置闸极104包括导体层104a及导体层104b，导体层108是做为控制闸极。其中导体层104a与104b为不同层。导体层104b的制造方法包括形成一掺杂多晶硅层覆盖在导体层104a及氧化层112上，然后进行微影制程及蚀刻制程，以定义此掺杂多晶硅层。导体层104b可增加浮置闸极与控制闸极之间所夹闸间介电层106的面积。但在定义导体层104b时，因元件的尺寸不断微缩的趋势，上述的微影制程的困难度随的增加。一旦有对不准的问题，后续的蚀刻制程就无法有效分割导体层104b，而导体层104b(浮置闸极)之间会发生桥接(Bridge)现象。再者，因为图案化导体层104b的制程控制困难，可能会造成闸间介电层106分布不均匀，而使闸极耦合率不一致。
发明内容
依据本发明提供实施例的目的是提供一种非挥发性记忆体的制造方法，透过自行对准方式形成埋入式源极氧化层，简化制程并增加制程裕度。本发明提供一种非挥发性记忆体的制造方法，可增加闸极耦合率并改善元件效能，此外，该方法避免增加微影制程的困难度，而缓和桥接现象及闸极耦合率因制程难度而变动的问题。
为达上述或是其他目的，本发明提出一种非挥发性记忆体的制造方法，包括于基底上依序形成第一介电层、第一导体层及罩幕层。移除部分罩幕层、部分第一导体层及部分第一介电层，以形成数个开口。然后，于开口的侧壁上形成间隙壁。于各开口下方的基底中形成源极/汲极区。进行热氧化制程氧化各开口所暴露的基底，以于源极/汲极区上方形成一层绝缘层。之后，移除罩幕层，并形成一闸间介电层覆盖于第一导体层的表面及绝缘层的表面。接着，于闸间介电层上形成一层第二导体层。
在本发明的一实施例中，于移除罩幕层时或于移除罩幕层后，更包括移除间隙壁。
在本发明的一实施例中，上述之间隙壁的形成方法包括于基底上形成一层第二介电层，覆盖罩幕层及这些开口表面。然后，进行非等向性蚀刻制程，以移除部分第二介电层，直到暴露开口底部及/或罩幕层顶表面。此外，上述之间隙壁的材质例如是氮化硅，且间隙壁的厚度范围例如是约50埃(angstrom)至400埃。
在本发明的一实施例中，上述的热氧化制程的温度是约摄氏700度至1100度。
在本发明的一实施例中，上述的绝缘层的材质例如是氧化硅。
在本发明的一实施例中，上述的绝缘层的厚度范围例如是约200埃至600埃。
在本发明的一实施例中，上述的闸间介电层例如是氧化硅/氮化硅/氧化硅(ONO)复合层。
在本发明的一实施例中，上述的闸间介电层的厚度例如是介于约100-250埃之间。
由于本发明的方法是利用自行对准的方式来形成埋入式汲极氧化层，因此省略微影制程的步骤，使制程得以简化；且制程裕度与可靠度更因自行对准而提高。再者，由于非挥发性记忆体制程中定义各浮置闸极仅需一次微影制程，因此减低了微影制程的困难度，避免叠对误差的问题与桥接的现象，各浮置闸极的结构均一而形成较均匀的闸间介电层，致使非挥发性记忆体具有均一的闸极耦合率。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1是习知的一种非挥发性记忆体的剖面示意图。
图2A至图2E是本发明一实施例的非挥发性记忆体的制造流程剖面图。
100、200基底 102、202a穿隧介电层104、204a浮置闸极 104a、104b、108、204、220导体层106、218闸间介电层110、212源极/汲极区112氧化层 202第一介电层206、206a罩幕层 208开口210第二介电层 210a间隙壁214热氧化制程 216绝缘层具体实施方式
图2A至图2E是本发明一实施例的非挥发性记忆体的制造流程剖面图。
首先，请参照图2A，提供一基底200。基底200的材质例如是硅。于基底200上形成一层第一介电层202。第一介电层202例如是隧穿氧化层，且第一介电层202的形成方法例如是热氧化法。于第一介电层202上形成一层导体层204。导体层204的材质例如是掺杂多晶硅，且导体层204的形成方法例如是临场掺杂的化学气相沉积制程。接着，在导体层204上形成一层罩幕层206。罩幕层206的材质例如是氮化硅，且罩幕层206的形成方法例如是化学气相沉积法。
接着，请参照图2B，移除部分罩幕层206，以形成罩幕层206a。移除部分罩幕层206的方法例如是先于罩幕层206上形成一层图案化光阻层(未图示)，再进行一非等向性蚀刻制程，以图案化罩幕层206，之后移除图案化光阻层，而形成罩幕层206a。接着，以罩幕层206a做蚀刻罩幕，图案化导体层204及第一介电层202，而形成浮置闸极204a、穿隧介电层202a及数个开口208。其中，图案化的方法例如是非等向性蚀刻制程，而以第一介电层202做蚀刻终止层。
此外，在本实施例中，开口208暴露基底200，然而本发明并不以此为限。换言之，在另一实施例中，开口208底部仍保留有部分介电层202而未暴露基底200。
然后，请继续参照图2B，形成一层共形的第二介电层210覆盖开口208表面及罩幕层206a顶表面。介电层210的材质例如是氮化硅，且第二介电层210的形成方法例如是化学气相沉积法。
继之，请参照图2C，回蚀第二介电层210而于开口208的侧壁上形成间隙壁210a。间隙壁210a的形成方法例如是进行非等向性蚀刻制程，直至开口208中基底200表面及/或罩幕层206a顶表面露出。另外，间隙壁210a的厚度范围例如是约50埃至400埃，其中较佳的范围是100埃至200埃。之后，于开口208下方的基底200中形成源极/汲极区212。源极/汲极区212的形成方法例如是离子植入制程。
之后，请参照图2D，进行热氧化制程214，以氧化开口208中所暴露的基底200表面，而于源极/汲极区212上方形成绝缘层216。热氧化制程214例如应用硅局部氧化法(LOCOS)的技术；而反应温度约为摄氏700度-1100度。绝缘层216例如是氧化硅层，而厚度范围约介于200埃至600埃间。其中较佳是在300埃至400埃之间。而应用硅局部氧化法技术所形成的绝缘层216的表面略高于基底200表面，且其鸟嘴结构更有助于隔绝效果。绝缘层216是用来当作埋入式汲极氧化层(buried drain oxide layer)，由于利用热氧化制程214来制作绝缘层216，其隔离品质优于利用化学气相沈积所形成的绝缘层。
利用热氧化制程214的另一个好处是，绝缘层216是以自行对准的方式在源极/汲极区212上方形成，因此可以省略微影制程，并避免前后层叠对误差(overlay error)的问题。由于间隙壁210a形成在浮置闸极204a的侧壁，因此可以避免浮置闸极204a的表面被氧化。另一方面，源极/汲极区212的掺质在经过热氧化制程214之后，向基底200内进一步扩散，而会形成更大的分布轮廓。
随后，请参照图2E，移除罩幕层206a。移除罩幕层206a的方法例如是以热磷酸为蚀刻液的湿式蚀刻制程。在本实施例中，移除罩幕层206a同时移除了间隙壁210a，但是本发明并不以此为限。换言之，在另一实施例中，间隙壁210a是在罩幕层206a被移除之后，以另一湿式蚀刻制程来加以移除。然后，形成一层闸间介电层218覆盖浮置闸极204a的表面及绝缘层216的表面。闸间介电层218的材质例如是氧化硅/氮化硅/氧化硅(ONO)复合层，且闸间介电层218的厚度例如介于约100-250埃之间，较佳约是150埃。
然后，于闸间介电层218上形成一层导体层220。导体层220是用来做为此非挥发性记忆体的控制闸极。导体层220例如是掺杂多晶硅及金属硅化物的复合层。做为控制闸极的导体层220的形成方法可包括本技术领域中具有通常知识者所熟知的各种技术，故于此不予赘述。
然而更重要的是，由于绝缘层216的表面低于浮置闸极204a的顶表面，可助于增加导体层220(控制闸极)与浮置闸极204a之间的接触面积，有效地增加了闸极耦合率。
综上所述，本发明所提出的非挥发性记忆体的制造方法至少具有下列优点一、由于利用自行对准的方式来形成埋入式汲极氧化层，因此省略微影制程的步骤，使制程得以简化；且制程裕度与可靠度更因自行对准而提高。
二、由于形成低于浮置闸极的埋入式汲极氧化层，增加浮置闸极与控制闸极所夹闸间介电层的面积，因此增加了闸极耦合率。
三、因为仅需一次微影制程，所以浮置闸极的结构均一而较无桥接的现象，能形成较均匀的闸间介电层而使非挥发性记忆体具有均一的闸极耦合率。进而，改善元件操作速度与效能。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种非挥发性记忆体的制造方法，其特征在于其包括以下步骤于一基底上依序形成一第一介电层、一第一导体层及一罩幕层；移除部分该罩幕层、部分该第一导体层及部分该第一介电层，以形成多个开口；于该些开口的侧壁上形成间隙壁；于各开口下方的该基底中形成一源极/汲极区；进行一热氧化制程氧化各开口所暴露的该基底，以于该源极/汲极区上方形成一绝缘层；移除该罩幕层；形成一闸间介电层覆盖于该第一导体层的表面及该绝缘层的表面；以及于该闸间介电层上形成一第二导体层。
2.根据权利要求1所述的非挥发性记忆体的制造方法，其特征在于在移除该罩幕层时，或于移除该罩幕层后，更包括移除该些间隙壁。
3.根据权利要求2所述的非挥发性记忆体的制造方法，其特征在于其中该间隙壁的形成方法包括于该基底上形成一第二介电层，覆盖该罩幕层及该些开口表面；以及进行一非等向性蚀刻制程，以移除部分该第二介电层，直到暴露该开口底部。
4.根据权利要求1所述的非挥发性记忆体的制造方法，其特征在于其中该间隙壁的材质是氮化硅。
5.根据权利要求1所述的非挥发性记忆体的制造方法，其特征在于其中该间隙壁的厚度范围是约50埃(angstrom)至400埃。
6.根据权利要求1所述的非挥发性记忆体的制造方法，其特征在于其中该热氧化制程的温度是约摄氏700度至1100度。
7.根据权利要求1所述的非挥发性记忆体的制造方法，其特征在于其中该绝缘层的材质是氧化硅。
8.根据权利要求1所述的非挥发性记忆体的制造方法，其特征在于其中该绝缘层的厚度范围是约200埃至600埃。
9.根据权利要求1所述的非挥发性记忆体的制造方法，其特征在于其中该闸间介电层是氧化硅/氮化硅/氧化硅(ONO)复合层。
10.根据权利要求1所述的非挥发性记忆体的制造方法，其特征在于其中该闸间介电层的厚度介于约100-250埃之间。
全文摘要
一种非挥发性记忆体的制造方法，首先于基底上依序形成介电层、第一导体层及罩幕层。图案化罩幕层、第一导体层及介电层，以形成浮置闸极与多个开口。然后，于开口的侧壁上形成间隙壁。于各开口下方的基底中形成源极/汲极区。进行热氧化制程氧化各开口所暴露的基底，以于源极/汲极区上方形成一层绝缘层。之后，移除罩幕层，并形成一闸间介电层覆盖于第一导体层的表面及绝缘层的表面。接着，于闸间介电层上形成一层第二导体层。
文档编号H01L21/8247GK101075561SQ20061008043
公开日2007年11月21日 申请日期2006年5月15日 优先权日2006年5月15日
发明者林新富, 吴俊沛 申请人:旺宏电子股份有限公司