专利名称：非挥发性记忆装置及其制造方法
技术领域：
本发明涉及一种非挥发性半导体内存技术，特别是涉及一种较少自我对准接触数组，且为三多晶硅栅极，以及由源极注入电子的快擦写存储单元(Flash memory)装置及其制造方法。
图1A到图1C显示美国专利第5,280,446号，由Ma等人在1994年1月8日申请的较少自我对准接触数组，且为三个多晶硅栅极，以及由源极注入电子的快擦写存储编程只读存储器单元(其后以flashEPROM简称)。
于图1A中，每一个单元包括一漏极扩散区40，一源极扩散区50，一浮置栅10(亦即第1层多晶硅)，一控制栅20(第二层多晶硅)，以及一选择栅30(第三层多晶硅)。此浮置栅10与一控制栅20延伸于信道区域L的第一部份L1上，源极扩散区50则与该浮置栅10在侧向上相距一段L2的距离，L2是形成信道区域L的第二部分。漏极扩散区40是自我对准区域，且其上叠层一浮置栅10与控制栅20。由于其将两连续连接的晶体管(亦即该选择栅晶体管与浮置栅晶体管)合并成一单一的内存单元，因此这种构造一般是指分离栅极(split gate)的构造。此选择栅极30所延伸的方向垂直于漏极的延伸方向，并于该单元的每一列中跨越每一单元的漏极扩散区40、控制栅极20、信道区域L的L2部分、以及该源极扩散区50。
图1B显示对应于图1A的截面图之两列内存单元的布局(layout)；此浮置栅系以斜线区域10所表示，漏极扩散区则彼此连接在一起形成一栏40(漏极位线)，源极扩散区则彼此相连成其它位线50(源极位线)，此控制栅极并相连而成其它栏20(多晶硅位线)，以及选择栅及相连在一起形成一列30(字符线)，系垂直于该些栏。
此漏极与源极扩散位线是由金属带(未显示)所形成，以减少扩散位线的阻值。这是必须的程序，以达成理想的读与程序化(programming)特性。利用金属以用于与金属化的扩散位线接触(contact)(每64或128个单元必须使用一个接触)。用于沿着该些位线的接触数量取决所需的技术及组件性能，而这种结构一般为较少接触的数组，它不同于传统一般的源极数组结构(其中，每两个单元即需要一个接触)，且接触设计方法并不会限制单元的大小。因而要放大或缩小该种具有较少接触的数组内存单元是较容易的。
图1C为分别依据图1A所示的截面图与图1B所示的布局而显示的电路图，其具有二列及六栏的内存单元；此图标显示沿着每一列的镜像(mirror image)形成，即沿着每一列的二相邻内存单元为其它的镜像。
此数组结构的读、程序化、及擦除(erase)动作是于前述的美国专利第5,280,446号中有详细的说明，但以下解释便已足够说明；通过源极侧的注入(injection)便可达到程序化，且透过在浮置栅与漏极间的扩散而形成的隧穿效应亦可达到擦除的效果。
这种flash EPROM具有一些缺点；首先，在沉积(deposition)与定义(definition)选择栅30(图1A与图1B)时，在选择栅30相邻的列间形成多晶硅条(stringer)，使得其间呈电性短路(electricalshort)。这种用于周围及数组结构的条状形式，由于选择栅30位于第一层与第二层多晶硅所形成的高的叠层上(大约400089埃高)，以及公知的选择栅使用的蚀刻法，并不能完全移除在数组区域中第三层多晶硅，而残留多晶硅条，因此需要额外的蚀刻步骤。既然在周围区域的第三层多晶硅并不需要过蚀刻(over etching)，便需要另外加入掩膜步骤。
其次，此第二层多晶硅(控制栅20)由于多晶硅的叠层而无法接触到硅化钨(tungsten silicide)；在三层多晶硅所形成的够高的叠层中不与硅化钨层结合只会增加叠层的问题，如该多晶硅条。但是，没有硅化钨，控制栅20的RC时间常数会变大，造成程序化与擦除动作的速度缓慢。
第三，于高积集度的内存组件中，因为一般与多晶硅字符线(选择栅30)相关的RC时间延迟，所以需要由金属所形成的长条状多晶硅字符线以达到合理的位置接达时间(address access time)。这种长条需要滴状接触(drop contact)以在多晶硅位线与金属长条间形成电性接触；而此种滴状接触又造成更大的数组面积。
第四，在选择栅氧化(oxidation)步骤间会形成栅氧化层，它产生一种现象，一般称之为″尖端″(cusping)效应，造成多个可靠度(reliability)问题。图2A～2D中指出这种现象；图2A显示由第一层多晶硅10(poly1)与第二层多晶硅20(poly2)构成的叠层、而于poly1下方则为隧穿氧化层80、以及其上方的一氧化层70所形成的截面图。于图2B中，氧化层70透过沉浸(dip off)工艺而移除，如图所示，造成在poly1下方外边的隧穿氧化层80的部分81的移除。于图2C中，栅氧化步骤中形成的栅氧化层90覆盖整个单元，使得poly1与poly2外部边缘的上升，这种现象一般指″微笑多晶硅″(smiling poly)。当第三层多晶硅30(poly3)沉积于栅氧化层90上时，如图2D所示，此poly1的轮廓会造成poly3的尖端效应(亦即poly3为如图所示的在poly1二端下方的被圈出来的画斜线区域)。
poly3的尖端效应造成了许多有关可靠度的问题；第一，poly1上升的尖端边缘使得隧穿氧化层在这些边缘下方较厚，由于擦除是于标号为82的区域透过poly1与漏极扩散区40间的隧穿氧化层而产生，这会接连产生较慢的擦除动作。第二，在poly1边缘下方的氧化层是利用氧化poly1而形成，其品质较差，且这样的氧化层具有许多易陷入(trap)的位置，而使组件出现周期特性降级(degrade)。第三，poly3的尖端由于在高压、高温动态内燃(burn-in)周期间电荷流失，造成组件失效(failure)。第四，由于尖端的尖锐(sharp)处造成高电场，此尖端产生早期的持续失效。
本发明提供一种完全自我对准接触，三多晶硅栅极，并且由源极注入电子的非挥发性内存单元适用于该种单元的接触较少的数组装置，其中，字符线系被金属层所覆盖，以及此种装置的制造方法。
接下来指出在一硅基板上形成此装置的各工艺步骤(a)在该基板上沿着一列形成具有第一、第二层多晶硅的多个叠层；(b)在该基板上形成一漏极区械，它位于每对多晶硅叠层的两叠层间，且此漏极区域是以自我对准的方式形成于该两叠层的边缘间；(c)接着于每一相邻的多晶硅叠层的边缘形成绝缘侧壁层；以及(d)一源极区，它利用形成在相邻两多晶硅叠层间的侧壁间隔物以自我对准的方式形成。
于本发明的一个实施例中，在步骤(b)之后紧接着形成一组合层，由底部至顶部依序为高温氧化层/氮化层/多晶硅层于该内存单元的数组上。且在步骤(d)之后利用一绝缘物质平坦化该数组表面区域，并选择性地自该单元列中移除该绝缘物质以直接于该单元的列上形成一沟槽。接下来，将ONP组合层转化成ONO组合层，且在相邻该多晶硅叠层的边缘非等向性地蚀刻该ONO组合层以形成侧壁间隔物。然后，在多晶硅叠层的列上成长一选择栅氧化层，并于其上形成一第三多晶硅层；接着，利用一层金属层覆盖该第三多晶硅。
于本发明的另一实施例中，一种接触较少的非挥发性内存单元包括于一硅基板上具有第一与第二多晶硅层的叠层列，且此第二多晶硅与第一多晶硅绝缘；在该基板上形成一漏极区域，它位于每对多晶硅叠层的两叠层间，且此漏极区域以自我对准的方式形成于该两叠层的边缘间；以及一源极区，它利用形成在相邻二多晶硅叠层间的侧壁间隔物以自我对准的方式形成，因此其与相邻的两多晶硅叠层距离相同；以及一第三多晶硅层，它位于该多晶硅叠层列上但与该叠层及硅基板绝缘，且此第三层多晶硅形成此数组中的字符线。
本发明的一个特征在于在该ONP组合层在源极区域形成的步骤中藉由该氧化层间隔物而使源极区域能以自我对准的方式形成。
本发明的另一个特征为利用该ONP组合物结合化学机械研磨(CMP)技术而达到数组的平坦化，因此消减了因不平坦技术而产生的复杂问题，如1.先前所讨论的长条问题(stringer)与2.由于多晶叠层的高度，而无法在控制栅上形成多晶硅化钨等等。
本发明的再一个特征为邻近每一多晶硅叠层的ONO间隔物，其可预防第三层多晶硅的尖端效应，因而消除与尖端效应有关的可靠度问题。
依旧是本发明的一个特征，该多晶硅字符线为金属长条所构成，且并未使用向下接触，因此不需浪费使用面积，而可减少字符线的RC延迟时间。
依旧是本发明的一个特征系，其制造工艺步骤可容易地整合于传统的ETOX工艺中进行，因此使用ETOX工艺促进了与其它制造方法的工艺步骤的兼容性。
为让本发明之上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并结合附图，作详细说明如下
图4A～4D更清楚地显示图3J中的ONO间隔物600形成的步骤；以及图4E更清楚地显示对应图3K中的六多晶硅叠层的任何一个多晶硅叠层的截面图。
图中符号说明图1A～2D10浮置栅(第一层多晶硅)20控制栅(第二层多晶硅)30选择栅(第三层多晶硅)40 漏极区 50 源极区60 硅基板 70 氧化层80 隧穿氧化层 81 部分氧化层82 尖端 90 栅氧化层图3A～4E40 基板 50 隧穿氧化层60 poly1 70 poly280 介电层 90 氧化层10 光阻 100 ONP层110 未经掺杂的氧化层 120 源极扩散区
130、20 砷离子 140 间隔物80 信道 200、210 氧化层(沟槽)60 浮置栅70 控制栅700 选择栅掩膜 500 ONO层600 ONO间隔物610 氧化层710 字符线 801 氮化层802 氧化层 803 氧化物间隔物804 足部氮化层 806 切口图3A显示在初始的一既定工艺步骤后所形成的六个多晶硅叠层S1-S6；这些多晶硅的叠层是依据公知的ETOX工艺而形成在基板40上，且每一叠层包括隧穿氧化层50、第一层多晶硅60(poly1)、第二层多晶硅70(poly2)、以及介电层80(一般由氧化层/氮化层/氧化层沉积所组成)，并且，poly2被硅化钨(未显示)所覆盖。在此以及此后的图标中，标号为70的poly2层是假设包括硅化钨。最后，在poly2层70上覆盖一氧化层，亦即高温氧化层(HTO)。
此poly叠层S1-S6以一特别的方式所配置，以促进分离栅极单元的镜像形成。如图所示，多晶硅堆别成对形成，其中，每一对的两个叠层间的距离小于相邻两对叠层间的距离(亦即，叠层S1与S2间的距离小于叠层S2与S3间的距离)。于一个实施例中，S2与S3间的距离是S1与S2间距离的3倍。
于图3B中，产生一植入步骤以形成n+掩埋位线漏极扩散区30，而沿着多晶硅叠层形成的光阻层10用于覆盖未被砷离子植入20的基板表面。此对叠层(即叠层S1与S2)是于砷离子20植入的基板40间定义出一空窗(window)，在此形式下，相邻的多晶硅，如S1与S2叠层的内部边缘，则定义出漏极扩散区30的外部边界，自此为自我对准漏极扩散区。类似公知的虚的(virtual)数组，位线扩散区是由两相邻的内存单元所共享，但是，并不像公知的虚数组，其中，每一扩散区可作为源极与漏极扩散区，在扩散区30中仅是作为漏极扩散区。
于图3C中，在整个数组上沉积一ONP层(氧化层/氮化层/多晶硅层)100，然后一未经掺杂的CVD氧化层沉积在ONP层100上。此ONP组合层100包括，由底层至顶层依序为100埃的高温氧化层(HTO)或是热氧化层、150埃的氮化层、以及100～500埃间的本质多晶硅层(intrinsic poly)，而于此实施例中，该多晶硅层最适当的厚度为400埃。此本质多晶硅是作为一缓冲层，用以保护下方之的N层使其免于暴露于以后的步骤中。
此未经掺杂的CVD氧化层110可为一厚度在4000～10000埃间的TEOS层，于图3D中，氧化层110被非等向性地(anisotropic)回蚀刻(etched back)，直到最顶部缓冲的ONP组合层100暴露出来。在此情况下，便形成了氧化物间隔物(oxide spacer)140；在此请注意由于开口(亦即位于叠层S1与S2间)很窄，氧化物间隔物140完全填满在漏极扩散区30上方的开口。但是此氧化层间隔物140却在二相邻的多晶硅叠层对间的开口(亦即在叠层S2与S3之间)形成另一开口。
接下来，透过前述的间隔物140所形成的开口植入砷离子130以形成自我对准n+掩埋的位线源极扩散区120，于此情况下，每一对形成开口的氧化物间隔物140则定义出源极扩散区120的边界，自此为自我对准源极扩散区。而由于开口填满了氧化物，漏极扩散区30并不会被离子植入；相似于漏极扩散区30，每一个扩散区120仅作为源极的扩散区，且为沿着字符线方向的两个相邻内存单元所共享。
每一单元的分离栅极图案能于图3D中所辨识，但选择栅并未显出；例如，由左边起第四个单元包括poly叠层S4，及S4左方的漏极扩散区30，以及S4右方的源极扩散区120，另外尚有在此二扩散区之间的信道区域80。如图所示，信道区域80一般指由Leff，其为叠层S4下方的一部分，与另一部份L2所构成。如同任何一个分离栅极单元，此单元由一浮置栅极晶体管(floating gate transistor)(由信道区域80的L1所表示)及其所串联的选择栅(闸)及晶体管(select gatetransistor)(由信道80的L2所代表)而构成。
于图3C中的氧化层110所选择的厚度紧压信道区域80，尤其是L2部分。一般而言，一较厚的氧化层110会形成一较长的L2，因此，依据理想的L2长度，则能选择出一适当的氧化层厚度110。而此氧化层110的厚度范围为5000～7000埃之间，且依本实施例较佳厚度为7000埃。
要实施于图3C与图3D中所示的步骤，需将二个会影响内存单元性能(performance)的参数列入考虑的内容(1)在晶片表面的氧化物间隔物的回蚀刻均匀度，以及(2)氧化物对多晶硅的选择性；此氧化物间隔物回蚀刻的均匀度约在±10％(总共20％)，这代表于回蚀刻工艺中，例如，7000埃的氧化层，当检测到暴露出缓冲多晶硅表面，在晶片上其它区域可能尚留存1400埃的氧化层(7000埃的20％)，因此，需要额外的蚀刻步骤以移除该存留的氧化层。
然而，额外的蚀刻氧化层110的步骤在该些区域会造成一定量的缓冲多晶硅层的移除，其中被移除的缓冲多晶硅为较早暴露出来的部分。而氧化层对多晶硅的选择性一般系为30∶1，这代表了每次回蚀刻30埃的氧化层，就会蚀刻掉1埃的多晶硅。因此，于上述之例子中，要回蚀刻剩下的1400埃的HTO，则在该区域内大约有120埃的缓冲多晶硅(400埃的30％)在刚检测到缓冲多晶硅时会被蚀刻。在此应注意必须小心的选择缓冲多晶硅层的厚度以将其列入计算得被蚀刻的厚度。
因此，缓冲多晶硅层用于指示出氧化层110的蚀刻终止，并用以″缓冲″，或是保护其下方的ON组合层使形成其后在第二与第三多晶硅层间的绝缘层的一部分。而一缺陷较少的(defect-free)绝缘层在组件的工作期间，即于poly2与poly3之间外加一高电压，可减少氧化层受损。
依据上述步骤，源极扩散区120与漏极扩散区30系以完全自我对准的方式所形成；这样，晶片上的Leff可因误对准(misalignment)的降低而更可预测工艺步骤进行。更重要的是，可更容易做到内存单元的成形。
接下来，如图3E所示，经由2个步骤的工艺而平坦化此数组区域表面；首先，利用化学气相沉积(CVD)步骤于整个数组沉积一未经掺杂的氧化层，其后度约在10000～15000埃之间。其次，利用已知的化学机械研磨(CMP)或其它平坦化技术如回蚀刻，对整个数组区域表面作平坦化的处理。以上两步骤，于效用上，可用氧化物填满数组中的空穴(cavity)，因而产生一平坦表面。在完成上述二步骤后，于图3E中所示的氧化层厚度tox1其范围约在5000～7000埃之间，而在前述步骤中，并不需要移除氧化物间隔物140，但若是需要，此间隔物140可以利用氢氟酸(HF)沉浸蚀刻步骤(dip etching step)而移除。此处请注意因为湿蚀刻并没有接触到多晶硅，因此该缓冲多晶硅并不会于此蚀刻工艺中受到影响。
在一平坦化的数组上，使用一选择栅罩幕以选择性地蚀刻该氧化层200以致在内存单元上直接于平坦化的数组中形成沟槽(trench)。图3F为内存单元的二列的布局图标，其中，一选择栅掩膜(以大的斜线区域面积700表示)用于执行此步骤；控制栅则以在垂直方向上延伸的区域70显示之；而n+掩埋源极扩散区显示在垂直方向上延伸以作为源极位线；n+掩埋漏极扩散区(在二相邻控制栅极间的区域)是以区域30显示之，其在垂直方向上延伸以作为漏极位线；以及栅浮置栅极，系以斜线区域60显示，且位于控制栅极70的下方。
光阻是用以作为选择栅掩膜700，且类似定义接触开口的方式，光阻700覆盖除了区域210以外的区域，之后，再沉积第三层多晶硅(选择栅)。经由一干蚀刻之步骤，回蚀刻暴露于区域210的氧化层(亦即图3E中的氧化层200)，直到暴露出多晶硅叠层表面的缓冲多晶硅层。此时，要施行一额外的蚀刻步骤以移除在多晶硅叠层间的氧化层。在此情形下，于数组表面平坦化过程中形成沟槽(定义为区域210)，如图所示，沟槽210在第一与第二层多晶硅叠层表面的水平方向上延伸。
图3G与3H分别显示在蚀刻氧化层并移除光阻掩膜700之后沿着图3F中所示的A-A切面与B-B切面的截面图标；图3G是承接图3E中的沟槽区域210，并显示出先前被平坦化的氧化层(亦即图3E中的氧化层200)已移除；图3H则显示于沟槽210间的区域中完整的氧化层200，其中，光阻700覆盖整个数组。
于此步骤中，亦即定义源极扩散区步骤，此ONP组合层100的缓冲多晶硅用于控制在沟槽区域210中氧化物的蚀刻。如前述所指出，于沟槽区域210中，直接覆盖多晶硅叠层的ONP组合层部分较多晶硅叠层间的区域部分先暴露出来，因此，此蚀刻步骤会造成在叠层上方一定量的缓冲多晶硅的移除，所以必须适当的选择缓冲多晶硅的厚度以计算其后所移除的量。
在决定缓冲多晶硅移除步骤中，上述二个重要的参数，主要为回蚀刻的均匀度为±10％，以及氧化物对多晶硅之选择性为30比1；假设tox为4000埃，于多晶硅叠层间蚀刻4000埃会在成直接覆盖多晶硅叠层的区域上的缓冲多晶硅被移除133埃，因此，于该些区域中，缓冲多晶硅初始厚度为400埃，大约会留存147埃，且在先前的氧化物回蚀刻会移除120埃。
之后，经由一湿式氧化过程，此ONP组合层是藉由氧化顶部的缓冲多晶硅，而转化成ONO结构；经氧化此传导性(conductive)的缓冲多晶硅层，因而转成非传导性质，消除其电位而防止短路之后要沉积于ONO组合层上的选择栅。图3I中的标号为500的该层是趋于显示出氧化的ONP组合层，或是ONO组合层。
该种氧化步骤造成顶部氧化层具有缓冲多晶硅两倍的厚度，因此，于上述之例子中，在多晶硅叠层上及多晶硅叠层间个别区域缓冲多晶硅的厚度147埃与280埃分别转为294埃与560埃的氧化层厚度。在此请注意该氧化程序亦氧化除了沟槽210以外区域的缓冲多晶硅层(亦即图3F中的B-B切面)，其沉积一厚氧化层使于这些区域中覆盖于缓冲多晶硅上。
图3J中，非等向性地蚀刻该ONO组合层以在多晶硅叠层的侧壁上形成ONO间隔物600；且此ONO间隔物的厚度范围于底部约在400～15000埃之间。一大于1500埃的后度是降低各单元的读与程序化的电流，因此，为不理想的。
图4A～4D更详细显示形成ONO间隔物600(图3J)的步骤；图4A显示依据图3I中所示的任何一个多晶硅叠层。形成ONO组合层500(图3I)的三层显示在图4A中，分别为氧化层800、氮化层801、与氧化层802；于图4B中，非等向性蚀刻该顶部的氧化层802形成氧化物间隔物803；于图4C中，则蚀刻氮化层801(亦即于图4B中所示)以移除在氧化物间隔物803下方的足部氮化层(nitride feet)804以外部分之所有氮化层。于图4D中，氧化层800是利用湿沉浸工艺而将其蚀刻，因而产生在足部氮化层下方的切口(undercut)806。在缺乏ONO间隔物(其由氧化层800、足部氮化层804、及氧化层803所构成)时，类似的缺口会产生于poly1上方，而最终将造成poly1的尖端效应。此ONO间隔物亦避免了poly1在poly3(选择栅)的氧化期间因同样的因素而产生尖端效应；而且，足部氮化层804更保护了多晶硅叠层的边缘使其免于在其后的工艺步骤受伤害。
于图3K中，经由热氧化法，选择栅氧化层610是于多晶硅叠层列上形成，图4E则更清楚地显示依据图3K中任何一个多晶硅叠层；如图所示，氧化层610是于之后所沉积的poly3上形成一连续且平滑的表面。而此氧化层610厚度为70～200埃之间，其中较佳的厚度大约为80埃。在此请注意由于氮化层能防止氧化层形成，因此该氧化的程序并不会造成直接位于足部氮化层804上方的氧化层的成长。
于另一实施例中，是沈积一薄ONO组合层，其范围约在70～200埃之间，以作为选择栅介电质610。ONO组合物的沉积并不需要使用关于高热氧化法的高温程序(600～900℃)；这种高温程序藉由过度的扩散相反的会影响侧向及数组的源/漏极扩散。这使得Leff比目标的Leff小。
于图3L中，第三层多晶硅710(poly3)具有厚度约为8000埃，且利用低压化学气相沉积(LPCVD)工艺而沉积在数组上；poly3接下来是掺以磷离子，并经一回蚀刻工艺且未使用掩膜。再均匀地回蚀刻此poly3，直到露出图3H的氧化层200。只要露出该氧化层200，便实行额外的蚀刻步骤(亦即移除poly3的其它10％)以确保poly3是完全从覆盖氧化层200的数组区域移除。由于沟槽区域210间宽度窄(约在0.25～0.5μm之间)，在蚀刻步骤之后，沟槽210仍旧填满poly3以形成选择栅或是字符线710，且其在水平之方向上横过此数组。
在poly2形成晶体管的控制栅之后，接下来，在周围区域形成接触孔，而光阻层则覆盖住数组区域(未显示此步骤)。接着由数组表面移除此光阻层，且金属1利用传统金属溅镀工艺沉积于数组及其周围的区域。接下来于数组及周围的区域经由金属1的掩膜定义其图案(此步骤亦未显示)；于此情形下，不需使用任何接触孔，即可在poly3与覆盖之金属1间作接触。因此这种结构具有以下三个优点(1)关于多晶硅字符线索造成的RC时间延迟能减少，(2)由于传统的poly3与金属接触方式，而产生较小的金属接触点，因此能形成一较小尺寸的数组，以及(3)由于并未使用接触孔，因此在作金属1与poly3之接触时所能容许的误对准范围较大(亦即接触系由简单地覆盖金属1于poly3，因而提供了金属1对poly3产生误对准一较大的空间)。
于一接触较少的数组中，如本发明，延伸而横跨该数组的源/漏极扩散区位线由条状金属所构成，以降低关于此扩散区的电阻值。金属2与接触亦可用于工艺条状以作为源/漏极扩散区位线。而公知工艺步骤是利用植入离子来完成这个部分的制造程序的。
由图3B～3L所描述的工艺代表一快擦写存储的工艺基准，它可利用任何传统的ETOX工艺，将之整体化(integrate)，因此使用ETOX工艺能促进与其它制造方法的兼容性。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何熟知本领域技术者，在不脱离本发明精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求并结合说明书与附图所界定者为准。
权利要求
1.一种非挥发性记忆装置的制造方法，它适用于一硅基板上，包括下列步骤(A)于该基板上沿着一列形成多对叠层，各叠层具有第一与第二层多晶硅，而该第一层多晶硅与该基板绝缘，且该第二层多晶硅与该第一层多晶硅绝缘；(B)于位于该多晶硅叠层的各对叠层间的该基板中形成一漏极区，且各漏极区以自我对准的方式形成于两叠层的边缘；(C)于邻近每一多晶硅叠层的边缘形成侧壁上的间隔物；以及(D)在相邻两对多晶硅叠层间的该基板中形成一源极区，且每一源极区以自我对准的方式形成于该氧化物间隔物的边缘。
2.如权利要求1所述的方法，其特征在于其中，该数组为一接触较少的数组。
3.权利要求2所述的方法，其特征在于其中，在步骤(B)之后紧接着更包括(E)形成一组合层，由底部至顶部依序为高温氧化层/氮化层/多晶硅层于该内存单元的数组上。
4.如权利要求3所述的方法，其特征在于其中，还包括(F)在步骤(D)之后利用一绝缘物质平坦化该数组的表面区域。
5.如权利要求4所述的方法，其特征在于其中，还包括(G)在步骤(F)之后选择性地自该单元列中移除该绝缘物质以直接于该单元的列上形成一沟槽。
6.如权利要求5所述的方法，其特征在于其中，还包括(H)在步骤(G)之后将ONP组合层转化成ONO组合层。
7.如权利要求6所述的方法，其特征在于其中，还包括(I)在步骤(H)之后在相邻该多晶硅叠层的边缘非等向性地蚀刻该ONO组合层以形成ONO侧壁间隔物。
8.如权利要求7所述的方法，其特征在于其中，还包括(J)在步骤(H)之后在多晶硅叠层的列上成长一选择栅氧化层。
9.如权利要求8所述的方法，其特征在于其中，还包括(K)在步骤(J)之后于多晶硅叠层的列上形成一第三多晶硅层，且此第三多晶硅层用以形成该数组的字符线。
10.如权利要求9所述的方法，其特征在于其中，还包括(L)利用一层金属层覆盖该第三多晶硅层。
11.如权利要求10所述的方法，其特征在于其中，该第一多晶硅层形成该浮置栅极，该第二多晶硅层形成该控制栅极，以及该第三多晶硅层形成一控制栅极。
12.如权利要求10所述的方法，其特征在于其中，步骤(A)还包括利用一硅化钨曾覆盖该第二金属层。
13.如权利要求10所述的方法，其特征在于其中，于步骤(C)中的侧壁间隔物由二氧化硅所形成。
14.如权利要求13所述的方法，其特征在于其中，于步骤(C)中的侧壁间隔物是利用非等向性蚀刻一氧化物层所形成。
15.如权利要求14所述的方法，其特征在于其中，步骤(C)是利用氧化物填满每对多晶硅叠层中的两叠层间的空隙。
16.如权利要求10所述的方法，其特征在于其中，两相邻的该多晶硅叠层对间的距离大于两相邻的该多晶硅叠层间的距离。
17.如权利要求16所述的方法，其特征在于其中，两相邻的该多晶硅叠层对间的距离为两相邻的该多晶硅叠层间的距离的三倍。
18.如权利要求10所述的方法，其特征在于其中，该源极区在侧向上与二边多晶硅叠层边缘间的距离相等。
19.如权利要求10所述的方法，其特征在于其中，步骤(B)包括(M)覆盖一光阻层于该相邻的多晶硅叠层对间的硅基板区域；以及(N)植入砷离子于该暴露的硅基板区域中。
20.如权利要求10所述的方法，其特征在于其中，步骤(J)是利用一热氧化工艺而进行。
21.如权利要求10所述的方法，其特征在于其中，该选择栅氧化层包括一ONO组合薄层。
22.如权利要求10所述的方法，其特征在于其中，步骤(H)是利用氧化该ONP组合层的传导多晶硅层以进行。
23.如权利要求10所述的方法，其特征在于其中，于步骤(K)中并未使用掩膜而以不均匀的方式回蚀刻一沉积于整个数组表面的第三层多晶硅。
24.如权利要求10所述的方法，其特征在于其中，步骤(A)是以传统的ETOX工艺而进行。
25.如权利要求10所述的方法，其特征在于其中，利用化学机械研磨技术或是电阻回蚀刻工艺以平坦化该数组。
26.如权利要求10所述的方法，其特征在于其中，该内存单元为分离栅极单元，且沿着各列的每二相邻的分离栅极单元为其它的镜像。
27.一种非挥发记忆装置，包括于一基板上由第一层与第二层多晶硅层形成的叠层对组成的列，该第一层多晶硅与该基板绝缘，且该第二层多晶硅与该第一层多晶硅绝缘；在该多晶硅叠层对中的两相邻的叠层间的该基板中的漏极区，且此漏极区以自我对准的方式形成于该二叠层的边缘间；在该相邻的多晶硅叠层对间下方的基板中的一源极区，且此源极区是利用形成在相邻两多晶硅叠层间的侧壁间隔物以自我对准的方式形成，因此该源极区与两相邻的多晶硅叠层对间的距离相等；以及一位于该多晶硅叠层上方的第三多晶硅层，但与该多晶硅叠层绝缘，且此第三多晶硅层于该数组中形成一字符线。
28.权利要求27所述的装置，其特征在于其中，还包括一相邻于该多晶硅叠层的每一边缘的侧壁间隔物，其用以将该每一多晶硅叠层的侧壁与该第三层多晶硅作绝缘。
29.权利要求28所述的装置，其特征在于其中，两相邻的该多晶硅叠层对间的距离大于两相邻的该多晶硅叠层间的距离。
30.如权利要求29所述的装置，其特征在于其中，该内存单元为分离栅极单元，且沿着各列的每两相邻的分离栅极单元为其它的镜像。
31.如权利要求29所述的装置，其特征在于其中，两相邻的该多晶硅叠层对间的距离为两相邻的该多晶硅叠层间的距离的三倍。
32.如权利要求29所述的装置，其特征在于其中，还包括一层金属层用以覆盖该第三层多晶硅。
33.如权利要求32所述的装置，其特征在于其中，还包括一层硅化钨以覆盖该第二层多晶硅。
34.如权利要求29所述的装置，其特征在于其中，在该第二与第三层多晶硅间的该绝缘层包括一氧化层/氮化层/氧化层组合薄层。
35.如权利要求29所述的装置，其特征在于其中，该由第一与第二层多晶硅所形成的该等多晶硅叠层对是依据传统的ETOX工艺而形成。
36.如权利要求29所述的装置，其特征在于其中，该漏极区藉由于相邻的多晶硅叠层对之间的区域覆盖一光阻层并植入砷离子于该暴露的硅基板中而形成。
37.如权利要求29所述的装置，其特征在于其中，该源极区于相邻的各对多晶硅叠层间透过一由氧化物侧壁间隔物所形成的开口植入砷离子而形成，因此该源极区是利用该侧壁间隔物以自我对准的方式形成。
38.如权利要求37所述的装置，其特征在于其中，在源极区域形成前，于该氧化物侧壁间隔物与该多晶硅叠层间形成一组合层，由底部至顶部依序为高温氧化层/氮化层/多晶硅层。
39.如权利要求38所述的装置，其特征在于其中，在沉积该第三层多晶硅之前，该氧化层/氮化层/多晶硅层顶部的多晶硅层转化为不具传导性。
40.如权利要求39所述的装置，其特征在于其中，该氧化层/氮化层/多晶硅层顶部的多晶硅层是利用氧化该多晶硅层而使之转化成不具传导性。
41.如权利要求29所述的装置，其特征在于其中，该内存单元的该数组在沉积该第三层多晶硅之前先经一平坦化工艺。
42.如权利要求41所述的装置，其特征在于其中，该字符线是藉由沉积该第三层多晶硅，形成在该多晶硅叠层的列上经平坦化的数组的沟槽内。
43.如权利要求41所述的装置，其特征在于其中，利用化学机械研磨法或是回蚀刻工艺用以平坦化该数组。
44.一种非挥发性记忆装置之制造方法，适用于一硅基板上，包括下列步骤(A)于该基板上沿着一列形成三叠层S1、S2、S3，且各叠层具有第一与第二层多晶硅，而该第一层多晶硅与该基板绝缘，且该第二层多晶硅与该第一层多晶硅绝缘；(B)于位于该多晶硅叠层S1、S2之间的该基板中形成一漏极区，且各漏极区以自我对准的方式形成于二叠层S1、S2的边缘；(C)于邻近每一多晶硅叠层的边缘形成侧壁上的间隔物；以及(D)在该两多晶硅叠层S2、S3间的该基板中形成一源极区，且每一源极区以自我对准的方式形成于该氧化物间隔物的边缘。
45.如权利要求44所述的方法，其特征在于其中，该数组为一接触较少的数组。
46.如权利要求45所述的方法，其特征在于其中，在步骤(B)之后紧接着还包括(E)形成一组合层，由底部至顶部依序为高温氧化层/氮化层/多晶硅层于该内存单元的数组上。
47.如权利要求46所述的方法，其特征在于其中，还包括(F)在步骤(D)之后将该高温氧化层/氮化层/多晶硅层转化成氧化层/氮化层/氧化层；(G)非等向性蚀刻该氧化层/氮化层/氧化层组合层以于相邻多晶硅叠层的边缘形成氧化层/氮化层/氧化层以作为氧化层/氮化层/氧化层侧壁间隔物；以及(H)于该多晶硅叠层列上成长一选择栅氧化层。
48.如权利要求47所述的方法，其特征在于其中，还包括(I)在步骤(H)之后于该多晶硅叠层列上形成一第三层多晶硅(J)利用一层金属层使覆盖于该第三多晶硅层上。
49.如权利要求44所述的方法，其特征在于其中，步骤(B)中包括(K)覆盖一光阻层于该叠层S2与S3间的硅基板区域；以及(L)植入砷离子于该叠层S2与S3间的区域下方的硅基板中以形成漏极区。
50.如权利要求48所述的方法，其特征在于其中，步骤(A)是依据传统ETOX工艺而进行。
51.如权利要求45所述的方法，其特征在于其中，两相邻的该多晶硅叠层S2与S3间的距离大于两相邻的该多晶硅叠层S1与S2间的距离。
52.如权利要求45所述的方法，其特征在于其中，两相邻的该多晶硅叠层S2与S3间的距离为两相邻的该多晶硅叠层S1与S2间的距离的三倍。
53.一种非挥发记忆装置，包括于一硅基板上之由第一层与第二层多晶硅层形成的三叠层S1、S2、与S3组成的列，且该第一层多晶硅与该基板绝缘，且该第二层多晶硅与该第一层多晶硅绝缘；在该多晶硅叠层对中两相邻的叠层S1与S2间的该基板中的漏极区，且此漏极区以自我对准的方式形成于该二叠层的边缘间；在该相邻的多晶硅叠层对S2、S3间下方的基板中之一源极区，且此源极区利用形成在相邻两多晶硅叠层S2、S3间的侧壁间隔物以自我对准的方式形成，因此该源极区与两相邻的多晶硅叠层对间的距离相等；以及一位于该多晶硅叠层上方的第三多晶硅层，但与该多晶硅叠层绝缘，且此第三多晶硅层于该数组中形成一字符线。
54.如权利要求53所述的装置，其特征在于其中，还包括一相邻于该多晶硅叠层的每一边缘的侧壁间隔物，其用以将该每一多晶硅叠层的侧壁与该第三层多晶硅作绝缘。
55.如权利要求53所述的装置，其特征在于其中，两相邻的该多晶硅叠层S2与S3间的距离大于两相邻的该多晶硅叠层S1与S2间的距离。
56.如权利要求53所述的装置，其特征在于其中，两相邻的该多晶硅叠层S2与S3间的距离为两相邻的该多晶硅叠层S1与S2间的距离的三倍。
57.如其中，该内存单元系为分离栅极单元，且沿着各列的每两相邻的分离栅极单元为其它的镜像。
58.一种非挥发记忆装置之制造方法，适用于一硅基板上，包括(A)于该基板上形成由第一与第二多晶硅层组成的叠层，且该第一层系与该基板绝缘，且该第二层与该第一层绝缘；以及(B)形成一氮化层于邻近该等叠层的边缘以保护该等叠层的边缘，且此氮化层系与该叠层的边缘绝缘。
59.如权利要求58所述的方法，其特征在于，其中，还包括(C)沉积一组合层，由底部至顶部依序为氧化层/氮化层/氧化层于该内存单元上；(D)非等向性蚀刻位于该组合物顶的氧化层；以及(E)蚀刻该氮化层。
60.如权利要求59所述的方法，其特征在于其中，步骤(B)还包括(E)在步骤(E)之后蚀刻该组合物的底层。
61.一种非挥发内存装置之制造方法，包括一由第一与第二层多晶硅构成的叠层，位于该硅基板上，且该第一层与该基板绝缘，该第二层与该第一层绝缘；以及一氮化层，它邻近于该叠层的边缘以保护该与该叠层多晶绝缘的氮化层的边缘。
62.如权利要求61所述的内存单元装置，其特征在于其中，氮化层作为该组合物，由底部至顶部依序为氧化层/氮化层/氧化层的中间该层。
63.如权利要求61所述的内存单元装置，其中，氧化层/氮化层/氧化层组合层是以邻近该叠层的间隔物形式存在。
全文摘要
一种非挥发性记忆装置,具有较少接触的自我对准数组,为三多晶硅,并由源极侧注入,包括一金属覆盖字符线,包括:排列成列的具有第一、第二、与第三层多晶硅的多个叠层;一漏极区域,它位于每对多晶硅叠层的两叠层间,漏极区域以自我对准的方式形成在该两叠层的边缘间;以及一源极区,它利用形成在相邻两多晶硅叠层间的侧壁间隔物以自我对准的方式形成,因此源极区与两相邻多晶硅叠层间的距离相等。
文档编号H01L21/82GK1381895SQ0111071
公开日2002年11月27日 申请日期2001年4月13日 优先权日2001年4月13日
发明者马育耶, 福本隆弘 申请人:华邦电子股份有限公司