专利名称：半导体封装件及其制法的制作方法
技术领域：
本发明是一种半导体封装件及其制法，特别是关于一种在导线架上应用覆晶技术的半导体封装件及其制法。
背景技术：
传统以导线架(Lead Frame)作为芯片载体的半导体封装件，是将半导体芯片的非作用表面接置在导线架的芯片座(Die Pad)，再通过多条焊线将半导体芯片的作用表面电性连接到导线架的多个管脚(Lead)，然后再借由封装胶体包覆半导体芯片、焊线以及部分导线架。这种半导体封装件常因焊线导致传输信号减弱，且在封装胶体的模压工序中，焊线的线弧也容易受模流冲击产生偏移或倾倒，甚而导致相邻焊线彼此碰触产生短路。再有，这种半导体封装件的整体高度也受限于焊线的线弧高度无法有效降低。
在此背景下，有人开发出一种应用覆晶技术在导线架的半导体封装件，它是将半导体芯片的作用表面朝下通过植接在该作用表面上的多个导电凸块，将半导体芯片电性连接并固定到导线架的对应管脚。如此，由于不须通过焊线进行电性连接，因此可解决焊线技术的电性连接品质问题，同时也有效降低半导体封装件的高度。
然而，由于上述应用覆晶技术在导线架的半导体封装件中，导线架的多个管脚仅是配置在环周部位，相对在其中央部分则完全无法形成任何电性连接端点，因而存在可供覆晶芯片电性连接的电性连接端点数目不足的问题。
为解决此问题，美国专利第6,815,833号提出一种可在导线架中央部分形成电性连接端点的半导体封装件。如图1A及图1B所示，该半导体封装件5包括一具有多个管脚54及芯片座55的导线架57；一具有作用表面512的半导体芯片51，该半导体芯片51是借由多个形成在该作用表面的导电凸块52接置并电性连接到该导线架57的芯片座55及管脚54；以及一用于包覆部分导线架57、导电凸块52以及半导体芯片51的封装胶体56。其中，该管脚54及芯片座55的下表面外露出该封装胶体56的下表面。借此，除了利用该多个管脚54做为半导体封装件5的信号输入/输出(I/O)电性连接端点外，还可利用该芯片座55提供额外的电源或接地端点。
另外，美国专利第6,597,059号也提出一种可增加电性连接端点的半导体封装件。如图2A及图2B所示，该半导体封装件6包括一具有多管脚64及二芯片座65的导线架67；一具有作用表面612的半导体芯片61，该半导体芯片61是借由多个形成在该作用表面612上的导电凸块62电性连接到相对应的管脚64及该二个芯片座65；以及一用于包覆部分导线架67、导电凸块62及半导体芯片61的封装胶体66。其中，该管脚64及芯片座65的下表面外露出该封装胶体66的下表面。借此，除了利用该多个管脚64做为半导体封装件6的电性连接端点外，还可利用该芯片座65作为额外的二个电性连接端点，例如电源及/或接地端点。
然而，在上述现有技术中，虽然可利用芯片座作为半导体封装件除管脚以外的电性连接端点，然而最多不过增加了一个或二个电性连接端点，此外，通过芯片座增加的电性连接端点，因要供多个导电凸块共同接置其上，因此也仅能作为电源或接地端点，无法成为输入/输出端点，也就是无法满足高电性、多功能的具有多个接点的半导体芯片的需求。因此，如何在半导体封装件中增加诸如输入/输出端点的电性连接端点的数目，提高封装件的电性功能，确已成为相关领域迫切需要解决的问题。
发明内容
为克服上述的现有技术问题，本发明的主要目的是在于提供一种可增加输入/输出电性连接端点数目的半导体封装件及其制法。
本发明的另一目的是在于提供一种可同时提高散热、增加电性性能以及额外增加电性连接端点的半导体封装件及其制法。
为达上述及其它目的，本发明的半导体封装件包括具有多个管脚的导线架；具有一作用表面的芯片，以其作用表面接置在该导线架上，且该作用表面定义有一中心区域以及一环周区域；第一导电凸块，置于该芯片作用表面的环周区域上，供该芯片接置并电性连接到该导线架的管脚；第二导电凸块，置于该芯片作用表面的中心区域，作为该封装件对外的电性连接端点；以及封装胶体，用于包覆该芯片、该第一、第二导电凸块及该导线架，其中，该管脚下表面与该第二导电凸块下表面是外露出该封装胶体。该封装胶体下表面、该管脚下表面与该第二导电凸块下表面齐平。另外，本发明主要是借由研磨该封装胶体与该管脚下表面，外露出该第二导电凸块部分，供该半导体封装件能够利用外露的该第二导电凸块部分提供额外的电性连接端点。
如此，不仅可使该芯片通过第一导电凸块及导线架的管脚电性连接到外界，同时可额外利用该第二导电凸块提供芯片直接与外界电性连接，增加半导体封装件的电性连接端点数目，且通过植接在该芯片作用表面中心区域的第二导电凸块额外增加的电性连接端点，不仅可供作为接地或接电源，同时也可直接作为芯片的信号输入/输出端点，达到增加输入/输出电性连接端点数目的目的，解决过去只能增加接地以及电源的电性连接端点，无法增加输入/输出电性连接端点的问题。
另外，本发明的半导体封装件中该芯片是利用一重布线层，该芯片的中心区域以及环周区域重新分配该芯片作用表面上的电性接点在，使该芯片的电性接点能够重新分配适当位置，将第一导电凸块植接在该芯片作用表面的环周区域，以及将第二导电凸块植接在该芯片作用表面的中心区域，进而达到增加该封装件诸如输入/输出电性连接端点目的。
再者，本发明的半导体封装件中的导线架除了具有多个管脚外，也可包括有置于这些管脚所围绕的中心部分的导电片(芯片座)，供部分植接在该芯片中心区域的第二导电凸块能够接置并电性连接到该导电片上，作为接地或电源端点，其余未供接置于该导电片上的第二导电凸块则可在后续作业中外露出封装胶体作为输入/输出端点。
本发明还提供上述半导体封装件制法，该半导体封装件制法步骤包括制备一导线架及一芯片，该导线架具有多个管脚，且该芯片具有一作用表面，并在该作用表面中心定义一中心区域及在该作用表面周围定义一环周区域；将第一导电凸块植接在该芯片的环周区域上，以及将第二导电凸块植接在该芯片的中心区域上；将植接在该芯片的第一导电凸块接着在该导线架相对应的管脚上表面；形成封装胶体，用于包覆该芯片、该第一、第二导电凸块与该导线架；以及研磨该封装胶体及该管脚下表面，外露出该第二导电凸块下表面。
本发明的半导体封装件的制法还包括在该芯片作用表面上形成一重布线层，用于在该芯片的中心区域以及环周区域重新分配该芯片的电性接点。其中若该芯片的原始电性接点并非安排在所需使用的位置时，能够重新分配适当的位置，并将第一导电凸块植接在该环周区域上对应到管脚的位置，以及将第二导电凸块植接在该中心区域上，供后续研磨外露出该第二导电凸块部分，达到增加该封装件诸如输入/输出电性连接端点目的。
由上可知，本发明的半导体封装件及其制法，使该半导体封装件除了具有多个管脚作为电性连接端点外，还可利用该第二导电凸块直接作为额外的诸如输入/输出电性连接端点，达到增加该封装件电性连接端点数目的目的，与此同时，本发明的半导体封装件及其制法还可提高散热、增加电性性能以及额外增加电性连接端点。
图1A是美国专利第6,815,833号揭示的具有导线架的半导体封装件的平面示意图；图1B是美国专利第6,815,833号揭示的具有导线架的半导体封装件的剖面示意图；图2A是美国专利第6,597,059号揭示的具有导线架的半导体封装件的平面示意图；图2B是美国专利第6,597,059号揭示的具有导线架的半导体封装件的剖面示意图；图3A是本发明的半导体封装件实施例1的平面示意图；图3B是本发明的半导体封装件实施例1的剖面示意图；图4A至图4F是本发明的半导体封装件制法实施例1示意图；
图5A是本发明的半导体封装件实施例2的平面示意图；以及图5B是本发明的半导体封装件实施例2的剖面示意图。
具体实施例方式
下述实施例以覆晶式四边扁平无引脚(Flip-Chip Quad FlatNon-Leads，简称FC-QFN)半导体封装件及其制法为例进行说明，为简化附图使本发明的特征及结构更为清晰易懂，在附图中仅显示出与本发明直接关联的部份，其余部份则略除。
实施例1请参阅图3A及图3B，它是本发明的半导体封装件实施例1的平面及剖面示意图。如图3A及图3B所示，本发明实施例1的半导体封装件1包括一导线架17，具有多个管脚14，其中该管脚14是具有上表面141及相对的下表面142；一接置在该导线架17上的芯片11，具有一作用表面112，该作用表面112定义有一环周区域113以及一中心区域114；多个第一导电凸块12，接置在该环周区域113上，且该第一导电凸块12是对应于该管脚14位置，供该芯片接置并电性连接到该管脚14上表面141；多个第二导电凸块13，接置在该中心区域114上，其中该第二导电凸块13的尺寸是大于该第一导电凸块12的尺寸；以及一封装胶体16，用于包覆该芯片11、该第一导电凸块12、该第二导电凸块13以及该导线架17，其中，该管脚14下表面142及第二导电凸块13部分是外露出该封装胶体16。
该半导体芯片11的作用表面112上，是可形成重布线层(Redistribution Layer，RDL)(图中未标出)，以便借由该重布线层将半导体芯片11的电性接点(例如输入/输出接点、电源接点、接地接点)重新配置到各个适当的位置，将该第一导电凸块12植接在该环周区域113上，同时将第二导电凸块植接在该中心区域114上。
在该半导体封装件1中，该第一导电凸块12主要是用于连接到该芯片11的输入/输出接点，该第二导电凸块13则可选择用于连接到该芯片11的电源接点、接地接点或输入/输出接点等。另外，该半导体封装件1还包括形成在各个管脚14下表面142上的焊锡层18，以便能够将半导体封装件1通过该管脚上的焊锡层18以及第二导电凸块13电性连接到如印刷电路板等外部装置上。
此外，在半导体封装件1中，还可在该管脚14第二表面端面形成阶梯状结构143，以便增加封装胶体16与管脚14间的固着力。
以下参照图4A至图4F详细说明本发明的半导体封装件制法。
如图4A及图4B所示，制备一具有作用表面112的半导体芯片11。其中，在该作用表面112上，已借由现有半导体工序形成多个电性接点110，例如输入/输出接点、电源接点、接地接点等。并在该作用表面112上定义一中心区域114以及一环周区域113。其中，可借由一重布线层将原先芯片作用表面上的电性接点重新配置，形成在该作用表面112上定义的环周区域113和中心区域114上的电性接点110。
如图4C所示，将多个第一导电凸块12植接在该芯片11作用表面的环周区域113内，例如输入/输出电性接点110，以及将多个第二导电凸块13植接在该芯片11作用表面的中心区域114内，例如电源、接地或输入/输出电性接点110。
如图4D所示，制备诸如由铜、铝或其合金等导电金属制成的导线架17，该导线架17至少包括多个排列在该导线架17周围的管脚14，供该作用表面112植接有第一及第二导电凸块12，13的芯片11接置其上。它是将植接在该芯片11环周区域113的第一导电凸块12分别对应接置并电性连接在该管脚14上。
如图4E所示，形成一封装胶体16，包覆该半导体芯片11、该多第一导电凸块12、该多第二导电凸块13及该导线架17。
如图4F所示，借由研磨轮G等方式对该封装胶体16靠近该导线架17一侧的下表面进行研磨处理。此时，同时对管脚14、封装胶体16进行研磨处理，直到研磨到适当深度，使第二导电凸块13具有适当面积露出封装胶体16外为止。借此，该多个第二导电凸块13的下表面、该多个管脚14下表面与该封装胶体16的下表面大致齐平，从而完成了如图3A和图3B所示的半导体封装件1。
上述半导体封装件制法的步骤还可包括在该研磨处理完成后，在该多个管脚14的下表面上镀覆焊锡层18(如图3B所示)，以便能够将半导体封装件通过该管脚焊锡层18以及外露出该封装胶体的第二导电凸块13电性连接到如印刷电路板的外部装置上。
此外，该第二导电凸块13的尺寸最好是大于该第一导电凸块12尺寸，如此，当借由研磨处理形成外露出该封装胶体的第二导电凸块13部分时，便不用对管脚14的下部进行过多的研磨。
因此，通过本发明的半导体封装件及其制法，可提供具有导线架的覆晶形半导体封装件除了具有多个管脚用于电性连接端点外，还可利用该第二导电凸块作为额外的诸如输入/输出电性连接端点，达到增加该封装件输入/输出端点的目的，当然该第二导电凸块除了可作为封装件输入/输出端点外，也可选择作为电源或接地端点，甚至是散热端点，可同时提高封装件散热、增加电性性能及额外增加电性连接端点等功效。
实施例2请参阅图5A及图5B，它是本发明的半导体封装件实施例2的剖面及平面示意图。本发明实施例2的半导体封装件大致与实施例1的半导体封装件相同，其主要差异在于该半导体封装件中的导线架除了具有形成在周围部分的多个管脚外，还包括至少一形成在中心部分的导电片(芯片座)，供部分形成在该芯片作用表面上的第二导电凸块能够接置并电性连接到该导电片上。
如图所示，本发明实施例2的半导体封装件2包括导线架27，具有多个配置在该半导体封装件2周缘的管脚24，以及配置在该导线架27中心侧的导电片(芯片座)29，其中，该多个管脚24具有相对的上表面241和下表面242，该导电片29也具有相对向的上表面291和下表面292；接置在该导线架27上的芯片21，至少具备定义有环周区域213及中心区域214的作用表面212；接置在该环周区域213上的多个第一导电凸块22，该多个第一导电凸块22位置是分别对应于该多个管脚24的位置，供该芯片21接置并电性连接到该管脚24的上表面241；接置在该中心区域214上的多个第二导电凸块23，其中部分第二导电凸块23′是供该芯片21接置并电性连接到该导电片29的上表面291；以及封装胶体26，用于包覆该芯片21、第一、第二导电凸块22、23(23′)及该导线架17，其中，该导线架27的多个管脚24的下表面、该导电片29的下表面以及部分未接置于该导电片上的该第二导电凸块23的下表面是外露出该封装胶体26。
由于部分第二导电凸块23′是共通地连接到导电片29，也就是该第二导电凸块23′是形成单一个电性连接端点，因此较宜将该第二导电凸块23′连接到该芯片21的电源或接地接点，也或散热接点，并将其余未供接置于该导电片29上的第二导电凸块23连接到该芯片21的输入/输出接点。同时满足芯片的多功能及高电性甚至散热性的需求。
该半导体封装件2的该导线架27上还可包括形成于各个管脚24的下表面以及导电片29下表面上的焊锡层28，以便能够将半导体封装件2通过该焊锡层28以及外露出该封装胶体的部分第二导电凸块23直接电性连接到例如印刷电路板的外部装置上。
本发明并非仅限于上述实施例，在本发明的半导体封装件制法中，也可形成有多个导线架单元的导线架模块来同时形成多个半导体封装件，尔后再由切单作业将各个半导体封装件分离。
权利要求
1.一种半导体封装件，其特征在于，该半导体封装件包括具有多个管脚的导线架；具有一作用表面的芯片，以其作用表面接置在该导线架上，且该作用表面定义有一中心区域以及一环周区域；第一导电凸块，置于该芯片作用表面的环周区域上，供该芯片接置并电性连接到该导线架的管脚；第二导电凸块，置于该芯片作用表面的中心区域，作为该封装件对外的电性连接端点；以及封装胶体，用于包覆该芯片、该第一、第二导电凸块及该导线架，其中，该管脚下表面与该第二导电凸块下表面是外露出该封装胶体。
2.如权利要求1所述的半导体封装件，其特征在于，该芯片作用表面还包括有重布线层，用于在该芯片的中心区域以及环周区域分配该芯片的电性接点。
3.如权利要求1所述的半导体封装件，其特征在于，该第一导电凸块是连接到该芯片作用表面上的输入/输出接点。
4.如权利要求1所述的半导体封装件，其特征在于，该第二导电凸块可供选择连接到该芯片作用表面上的电源、接地及输入/输出接点。
5.如权利要求1所述的半导体封装件，其特征在于，该第二导电凸块尺寸是大于该第一导电凸块尺寸。
6.如权利要求1所述的半导体封装件，其特征在于，该半导体封装件还包括有形成于该管脚下表面的焊锡层。
7.如权利要求1所述的半导体封装件，其特征在于，该封装胶体与该管脚下表面是经研磨外露出该第二导电凸块下表面。
8.如权利要求1所述的半导体封装件，其特征在于，该导线架还包括有导电片及设置在该导电片周围的管脚，且部分设在该芯片中心区域的第二导电凸块是供该芯片接置并电性连接到该导电片上。
9.如权利要求8所述的半导体封装件，其特征在于，该导电片、该管脚与该封装胶体下表面是经研磨，外露出部分未供接置于该导电片上的该第二导电凸块下表面。
10.如权利要求8所述的半导体封装件，其特征在于，该半导体封装件还包括有形成于该导电片及该管脚下表面的焊锡层。
11.一种半导体封装件制法，其特征在于，该半导体封装件制法的步骤包括制备一导线架及一芯片，该导线架具有多个管脚，且该芯片具有一作用表面，并在该作用表面中心定义一中心区域及在该作用表面周围定义一环周区域；将第一导电凸块植接在该芯片的环周区域上，以及将第二导电凸块植接在该芯片的中心区域上；将植接在该芯片的第一导电凸块接着在该导线架相对应的管脚上表面；形成封装胶体，用于包覆该芯片、该第一、第二导电凸块与该导线架；以及研磨该封装胶体及该管脚下表面，外露出该第二导电凸块下表面。
12.如权利要求11所述的半导体封装件制法，其特征在于，该芯片作用表面上形成有重布线层，以在该芯片的中心区域以及环周区域分配该芯片的电性接点。
13.如权利要求11所述的半导体封装件制法，其特征在于，该半导体封装件制法还包括在该管脚的下表面镀覆焊锡层。
14.如权利要求11所述的半导体封装件制法，其特征在于，该芯片是以覆晶方式电性连接在该导线架。
15.如权利要求11所述的半导体封装件制法，其特征在于，该第一导电凸块是连接到该芯片作用表面的输入/输出接点。
16.如权利要求11所述的半导体封装件制法，其特征在于，该第二导电凸块可供选择连接到该芯片作用表面的电源、接地及输入/输出接点。
17.如权利要求11所述的半导体封装件制法，其特征在于，该第二导电凸块尺寸是大于该第一导电凸块尺寸。
18.如权利要求11所述的半导体封装件制法，其特征在于，该导线架还包括有导电片及设置在该导电片周围的管脚，且部分设在该芯片中心区域的第二导电凸块是供该芯片接置并电性连接到该导电片上。
19.如权利要求18所述的半导体封装件制法，其特征在于，该导电片、该管脚与该封装胶体下表面是经研磨，外露出部分未供接置于该导电片上的该第二导电凸块下表面。
20.如权利要求18所述的半导体封装件制法，其特征在于，该导电片及该管脚下表面形成有焊锡层。
全文摘要
一种半导体封装件及其制法是置备一芯片以及一具有多管脚的导线架，在该芯片的作用表面中心定义至少一中心区域以及一环周区域，并在该环周区域对应于该管脚处植接第一导电凸块及该中心区域植接第二导电凸块，将该芯片接置在导线架上，而后形成一用于包覆该芯片、该第一、第二导电凸块以及该导线架的封装胶体，使该管脚及第二导电凸块底部外露于封装胶体外，作为该封装件直接对外的电性连接端点；本发明的该半导体封装件除了具有多个管脚作为电性连接端点外，还可利用该第二导电凸块直接作为额外的诸如输入/输出电性连接端点，达到增加该封装件电性连接端点数目的目的，本发明还可提高散热、增加电性性能以及额外增加电性连接端点。
文档编号H01L21/50GK1941351SQ20051010798
公开日2007年4月4日 申请日期2005年9月30日 优先权日2005年9月30日
发明者普翰屏, 黄建屏 申请人:矽品精密工业股份有限公司