专利名称：芯片封装体的制作方法
技术领域：
本发明是有关于一种引脚排列，且特别是有关于一种应用于芯片封装体的引脚排列。
背景技术：
在半导体产业中，集成电路(integrated circuits，IC)的生产主要可分为三个阶段集成电路的设计(IC design)、集成电路的制作(IC process)及集成电路的封装(IC package)。在集成电路的制作中，芯片(die)是经由晶片(wafer)制作、形成集成电路以及切割晶片(wafer sawing)等步骤而完成。晶片具有一有源面(active surface)，其泛指晶片的具有有源元件(activedevice)的表面。在晶片的集成电路完成之后，晶片的有源面更配置有多个键合垫(bonding pad)，以使最终由晶片切割所形成的芯片，可经由这些键合垫而向外电连接于一承载器(carrier)。承载器例如为一导线架(leadframe)或一封装基板(package substrate)，而芯片可以引线键合(wire bonding)或倒装芯片键合(flip chip bonding)的方式连接至承载器上，使得芯片的这些键合垫可分别电连接于承载器的多个接点，以构成一芯片封装体。
就引线键合技术(wire bonding technology)而言，以往对于较低脚数的IC封装，主要采用的都是以导线架为主体的封装。在经过晶片切割、黏晶(diebonding)、引线键合、封胶(molding)与剪切成型(trimming/forming)等主要步骤后，传统以导线架为主体的芯片封装体即可大致完成。
请参考图1A，其绘示现有的一种芯片封装体配置于电路板上的剖面示意图。现有芯片封装体100适于配置于一电路板(circuit board)B上，芯片封装体100包括一芯片110、一导线架120、多个导线(bonding wire)130与一封装胶体(molding compound)140。芯片110具有一有源面112与位于有源面112上的多个键合垫114，而导线架120具有一芯片座(die pad)122与多个引脚(lead)124，且芯片110配置于芯片座122上。此外，芯片110的各个键合垫114藉由这些导线130的其中之一而电连接至导线架120的这些引脚124的其中之一，而封装胶体140则包覆芯片110、这些导线130、芯片座122与各个引脚124的一部分。封装胶体140的功用为保护这些导线130以避免外界的湿气、热量与噪声的影响，并且封装胶体140可支撑这些导线130以及提供能够手持的形体。
请参考图1B，其绘示现有的一种应用于图1A的芯片封装体的引脚排列的示意图。必须说明的是，为了方便后续描述，图1B仅绘示上述这些引脚124在数目上的一部份。由图1B可知，部分这些引脚124构成一引脚排列(lead arrangement)LA，其包括两对差动信号引脚(differential signal lead)124(a)、124(b)、124(c)、124(d)与两个非差动信号引脚(non-differential signallead)124(e)、124(f)。其中，彼此相邻的一对差动信号引脚124(a)与124(b)分别传输正信号与负信号，且其传输方向为由芯片110传输至电路板B；而彼此相邻的另一对差动信号引脚124(c)与124(d)也分别传输正信号与负信号，但是其传输方向为由电路板B传输至芯片110。
然而，由于在高速与高频的信号传输上，彼此相邻且传输方向相同的差动信号引脚之间的耦合效应(coupling)将会提高，因此上述的差动信号引脚的阻抗(impedance)将会降低，如此导致导线与差动信号引脚之间阻抗不匹配(impedance mismatch)的现象更加严重，进而降低差动信号引脚的信号传输的品质。
发明内容
本发明的目的是提供一种芯片封装体，其部分引脚构成一引脚排列，以解决导线与差动信号引脚之间阻抗不匹配更加严重的问题。
为达上述或是其它目的，本发明提出一种芯片封装体，适于配置在一电路板上，芯片封装体包括一芯片、一导线架、多个导线与一封装胶体。芯片具有一有源面与位于有源面上的多个键合垫。导线架具有一芯片座与多个引脚，芯片配置于芯片座上，且部分这些引脚构成一引脚排列。引脚排列包括至少一对差动信号引脚与至少一非差动信号引脚。其中，此对差动信号引脚包括一第一差动信号引脚与一第二差动信号引脚，而非差动信号引脚介于第一差动信号引脚与第二差动信号引脚之间。此外，芯片的各个键合垫藉由这些导线之一而电连接至导线架的这些引脚之一，而封装胶体则包覆芯片、这些导线、芯片座与各个引脚的部分。
基于上述，本发明由于至少一非差动信号引脚介于一对传输方向相同的差动信号引脚之间，因此在高速与高频的信号传输上，此对传输方向相同的差动信号引脚之间的耦合效应将会降低，所以此对差动信号引脚的阻抗将会提高，如此导致导线与差动信号引脚之间阻抗不匹配的现象获得改善。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
图1A绘示现有的一种芯片封装体配置于电路板上的剖面示意图；图1B绘示现有的一种应用于图1A的芯片封装体的引脚排列的示意图；图2A绘示本发明一实施例的一种芯片封装体配置于电路板上的剖面示意图；图2B绘示本发明一实施例的一种应用于图2A的芯片封装体的引脚排列的示意图；图3绘示本发明另一实施例的一种应用于芯片封装体的引脚排列的示意图；图4绘示本发明又一实施例的一种应用于芯片封装体的引脚排列的示意图。
附图标记说明100、200芯片封装体110、210、310芯片112、212有源面114、214、314、414键合垫120、220导线架122、222芯片座124、224、324、424引脚124(a)、124(b)、124(c)、124(d)、224(a)、224(b)、224(c)、224(d)、424(a)、424(b)、424(c)、424(d)差动信号引脚124(e)、124(f)、224(e)、224(f)、424(e)、424(f)非差动信号引脚130、230、330导线140、240封装胶体
B、B’电路板LA、LA1、LA2、LA3引脚排列具体实施方式
请参考图2A，其绘示本发明一实施例的一种芯片封装体配置于电路板上的剖面示意图。本实施例的芯片封装体200适于配置于一电路板B’上，芯片封装体200包括一芯片210、一导线架220、多个导线230与一封装胶体240。芯片210具有一有源面212与位于有源面212上的多个键合垫214，而导线架220具有一芯片座222与多个引脚224，且芯片210配置于芯片座222上。此外，芯片210的各个键合垫214藉由这些导线230的其中之一而电连接至导线架220的这些引脚224的其中之一，而封装胶体240则包覆芯片210、这些导线230、芯片座222与各个引脚224的一部分。封装胶体240的功用为保护这些导线230以避免外界的湿气、热量与噪声的影响，并且封装胶体240可支撑这些导线230以及提供能够手持的形体。
请参考图2B，其绘示本发明一实施例的一种应用于图2A的芯片封装体的引脚排列的示意图。必须说明的是，为了方便后续描述，图2B仅绘示上述这些引脚224在数目上的一部份。由图2B可知，部分这些引脚224构成一引脚排列LA1，其应用于一芯片封装体200的一导线架220(见图2A)。引脚排列LA1包括至少一对差动信号引脚224(a)与224(b)与至少一非差动信号引脚224(e)，其介于差动信号引脚224(a)与224(b)之间。此外，图2B又绘示另一对差动信号引脚224(c)与224(d)与另一非差动信号引脚224(f)，其介于差动信号引脚224(c)与224(d)之间。其中一对差动信号引脚224(a)与224(b)可分别传输正信号与负信号(或分别传输负信号与正信号)，且两者传输方向相同，例如为由芯片210传输至电路板B’。另一对差动信号引脚224(c)与224(d)可分别传输正信号与负信号(或分别传输负信号与正信号)，且两者传输方向相同，例如为由电路板B’传输至芯片210。
在本实施例中，非差动信号引脚224(e)例如为一浮动引脚、一电源引脚或一接地引脚，而非差动信号引脚224(f)例如为一浮动引脚、一电源引脚或一接地引脚。在本实施例中，由于非差动信号引脚224(e)介于一对传输方向相同的差动信号引脚224(a)与224(b)之间，因此差动信号引脚224(a)与224(b)之间的耦合效应将会降低，所以差动信号引脚224(a)与224(b)的阻抗将会提高，如此导致导线230分别与差动信号引脚224(a)及224b之间阻抗不匹配的现象获得改善，进而提升信号传输的品质。同理，由于非差动信号引脚224(f)介于一对传输方向相同的差动信号引脚224(c)与224(d)之间，因此差动信号引脚224(c)与224(d)的信号传输的品质获得提升。
在此必须说明的是，本实施例中，只有一条非差动信号引脚224(e)介于差动信号引脚224(a)与224(b)之间，但是设计者可依其设计需求而决定介于差动信号引脚224(a)与224(b)之间的非差动信号引脚224(e)的数目。同理，差动信号引脚224(c)与224(d)之间的非差动信号引脚224(f)的数目也可依设计者的设计需求而决定，因此上述实施例是用以举例而非限定本发明。
请参考图2B与图3，其中图3绘示本发明另一实施例的一种应用于芯片封装体的引脚排列的示意图。图3的实施例的部分这些引脚324所构成的一引脚排列LA2同于图2B的实施例的部分这些引脚224所构成的引脚排列LA1。然而，图3的实施例与图2B的实施例的不同处在于，电连接芯片310与采用引脚排列LA2的这些引脚324的这些导线330的连接型式。图2B的实施例的部分这些导线230会有在空间中交错的情形，而在图3的实施例中，这些导线330则不会在空间中交错。换言之，图3的实施例的芯片310的部分这些键合垫314的排列方式是对应于部分这些引脚324所构成的引脚排列LA2的排列方式。
请参考图3与图4，其中图4绘示本发明又一实施例的一种应用于芯片封装体的引脚排列的示意图。图4的实施例的部分这些引脚424所构成的一引脚排列LA3同于图3的实施例的部分这些引脚324所构成的引脚排列LA2。然而，图4的实施例与图3的实施例的不同处在于，位于差动信号引脚424(a)与424(b)之间的非差动信号引脚424(e)，以及位于差动信号引脚424(c)与424(d)之间的非差动信号引脚424(f)并未与这些键合垫414相电连接，且非差动信号引脚424(e)与424(f)为浮动引脚。
应用本发明的引脚排列的芯片封装体可配置在一电路板上，与其它有源元件、无源元件连接，形成具有特定功能的电子装置。在此一电子装置中，芯片封装体中的电源引脚、接地引脚与信号引脚会经由电路板的键合垫及电路板中的内部电路与其它元件连接。然而，上述的浮动引脚仅连接至电路板上的键合垫，而未与外部电源端、外部接地端或其它元件连接。
综上所述，本发明的引脚排列与应用此引脚排列的芯片封装体至少具有以下优点(一)由于至少一非差动信号引脚介于一对传输方向相同的差动信号引脚之间，因此在高速与高频的信号传输上，此对传输方向相同的差动信号引脚之间的耦合效应将会降低，所以此对差动信号引脚的阻抗将会提高，如此导致导线与差动信号引脚之间阻抗不匹配的现象获得改善；(二)由于导线与差动信号引脚之间阻抗不匹配的现象获得改善，因此高频信号从导线传递至差动信号引脚时所产生的回波损耗(return loss)将可提高；(三)由于导线与差动信号引脚之间阻抗不匹配的现象获得改善，因此高频信号从导线传递至差动信号引脚时所产生的插入损耗(insertion loss)将可降低；(四)经由上述可知，本发明的引脚排列与应用此引脚排列的芯片封装体可提升差动信号引脚的信号传输的品质。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域内的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围以所附的权利要求所界定者为准。
权利要求
1.一种芯片封装体，适于配置在一电路板上，该芯片封装体包括一芯片，具有一有源面与位于该有源面上的多个键合垫；一导线架，具有一芯片座与多个引脚，该芯片配置于该芯片座上，且部分该些引脚构成一引脚排列，该引脚排列包括至少一对差动信号引脚，包括一第一差动信号引脚与一第二差动信号引脚；以及至少一非差动信号引脚，该非差动信号引脚介于该第一差动信号引脚与该第二差动信号引脚之间；多个导线，该芯片的各该键合垫藉由该些导线之一而电连接至该导线架的该些引脚之一；以及一封装胶体，包覆该芯片、该些导线、该芯片座与各该引脚的部分。
2.如权利要求1所述的芯片封装体，其中该第一差动信号引脚传输一正信号，且该第二差动信号引脚传输一负信号，而该第一差动信号引脚的传输方向与该第二差动信号引脚的传输方向相同。
3.如权利要求2所述的芯片封装体，其中该第一差动信号引脚的传输方向与该第二差动信号引脚的传输方向为由该芯片传输至该电路板。
4.如权利要求2所述的芯片封装体，其中该第一差动信号引脚的传输方向与该第二差动信号引脚的传输方向为由该电路板传输至该芯片。
5.如权利要求1所述的芯片封装体，其中该非差动信号引脚为一浮动引脚。
6.如权利要求5所述的芯片封装体，其中该非差动信号引脚与各该键合垫并未电连接。
7.如权利要求1所述的芯片封装体，其中该非差动信号引脚为一电源引脚或一接地引脚。
8.如权利要求1所述的芯片封装体，其中部分该些导线彼此交错。
9.如权利要求1所述的芯片封装体，其中部分该些键合垫的排列方式是对应于部分该些引脚所构成的该引脚排列的排列方式。
全文摘要
本发明的目的是提供一种芯片封装体，其部分引脚构成一引脚排列，应用于一导线架，且导线架适用于该芯片封装体，而引脚排列包括至少一对差动信号引脚与至少一非差动信号引脚，以解决导线与差动信号引脚之间阻抗不匹配更加严重的问题。其中，此对差动信号引脚包括一第一差动信号引脚与一第二差动信号引脚，而非差动信号引脚介于第一差动信号引脚与第二差动信号引脚之间。
文档编号H01L23/495GK1794449SQ200510126738
公开日2006年6月28日 申请日期2005年11月21日 优先权日2005年11月21日
发明者徐鑫洲, 萧朝阳 申请人:威盛电子股份有限公司