专利名称：高压金属氧化物半导体元件的制作方法
技术领域：
本发明涉及一种高压元件，尤其涉及一种高压金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管元件以及其制作方法。
背景技术：
如本领域技术人员所知，在半导体元件制造中常有将高压金属氧化物半导体(MOS)元件与低压金属氧化物半导体元件同时整合的应用。例如，使用低压金属氧化物半导体元件来制造控制电路，而使用高压金属氧化物半导体元件来制作电可编程只读存储器(electrically programmableread-only-memory，EPROM)或者是液晶显示器的驱动电路等。
为了避免高压金属氧化物半导体晶体管的短沟道效应，通常是在栅极与漏极/源极之间形成元件隔离结构来使栅极与漏极/源极的距离增加，达到降低沟道内横向电场的目的，而利用形成在元件周围的沟道阻断(channelstop)掺杂区来作为两相邻元件间的电性隔离，如此，高压金属氧化物半导体晶体管即使在高操作电压(如30-40伏特)的操作下，仍能正常运作。
请参阅图1至图9，其绘示的是现有制作一高压金属氧化物半导体元件的示意图，其中图8以及图9为高压金属氧化物半导体元件的平面示意图，而图1为图8中沿着切线I-I所视的剖面图，图3为图9中沿着切线II-II所视的剖面图。
首先，如图1以及图8所示，提供一半导体衬底10，其上形成有一P型井12，而在P型井12内已预先形成有两个N型井14。接着，在半导体衬底10表面上形成一垫氧化层16，然后，于垫氧化层16上形成掩模图案20a及20b，其中掩模图案20a定义出该高压金属氧化物半导体元件的沟道有源区域，而掩模图案20b定义出该高压金属氧化物半导体元件的漏极/源极区域。掩模图案20a及20b可以是氮化硅等介电材料所构成。
如图2所示，接着在半导体衬底10表面上形成一光致抗蚀剂层22，其包括一开口23，暴露出掩模图案20a与掩模图案20b之间的区域。然后，利用一离子注入工艺，将N型掺杂剂，如磷或砷等，注入半导体衬底10中，形成N型漂移扩散区(N drift region)24。随后，再将光致抗蚀剂层22去除。
如图3以及图9所示，接着在半导体衬底10表面上形成另一光致抗蚀剂层32，其包括一开口33，暴露出即将在半导体衬底10中形成的P型元件隔离掺杂区域。而如图9所示，开口33并向内连接至定义出该高压金属氧化物半导体元件的沟道有源区域的掩模图案20a两侧。然后，以光致抗蚀剂层32作为离子注入掩模，将P型掺杂剂，例如硼等，经由开口33注入半导体衬底10中，形成P型元件隔离掺杂区36。随后，再将光致抗蚀剂层32去除。接着，再进行一热驱入(drive-in)工艺，以热处理方法将先前注入半导体衬底10中的掺杂剂活化。
如图4所示，接着进行场氧化(field oxide)工艺，以氧化方式，在半导体衬底10表面上未被掩模图案20a及20b覆盖的区域形成场氧化层42与场氧化层44，其中场氧化层42形成在掩模图案20a及20b之间，并且与N型漂移扩散区24相邻，而场氧化层44则形成在掩模图案20b外侧，且在P型元件隔离掺杂区36之上，并与P型元件隔离掺杂区36相邻。在形成场氧化层42与场氧化层44的热处理过程中，先前注入半导体衬底10的P型元件隔离掺杂区36会受到影响，而有向外横向扩散(lateral diffusion)的现象。
接着，如图5所示，去除掩模图案20a及20b，并且将半导体衬底10表面上的垫氧化层16去除。然后，如图6所示，进行热氧化工艺，重新在裸露出来的半导体衬底10表面上成长一栅极氧化层56。接着，在N型漂移扩散区24之间的沟道区域上形成一掺杂多晶硅栅极58，其是形成在栅极氧化层56上。形成掺杂多晶硅栅极58的步骤包括以化学气相沉积(chemicalvapor deposition，CVD)工艺在半导体衬底10上形成一掺杂多晶硅层，然后再利用光刻以及蚀刻工艺定义出栅极结构。
最后，如图7所示，在半导体衬底10表面上形成一光致抗蚀剂层72，其包括一开口73，暴露出部分的漏极/源极区域。然后，利用一离子注入工艺，将N型掺杂剂，如磷或砷等，注入半导体衬底10的N型井14中，形成N型重掺杂漏极/源极区域74。随后，再将光致抗蚀剂层72去除。
上述制作现有高压金属氧化物半导体元件的方法具有以下的缺点，犹待进一步的改进(1)为了形成P型元件隔离掺杂区36，需要额外准备一道离子注入光掩模，专门用在元件隔离上，因此成本较高。
(2)由于P型元件隔离掺杂区36的元件隔离是在场氧化层42及44的热处理以及栅极氧化层56的热氧化工艺之前即已植入半导体衬底10，因此，在植入之后尚要承受后面的高温热工艺，导致P型元件隔离掺杂区36有横向扩散问题，使得元件隔离的掺杂浓度不足以采用多晶硅场元件(poly fielddevice)，甚至不允许使用第一层金属场元件(M1 field device)，这使得电路设计受限许多。此外，P型元件隔离掺杂区36的横向扩散问题也使得高压元件的面积不容易进一步缩小。
发明内容
因此，本发明的主要目的即在提供一种改良的高压金属氧化物半导体元件的结构与其制作方法，以解决上述现有技艺的问题。
根据本发明的优选实施例，本发明提供一种制作高压金属氧化物半导体元件的方法，包括以下的步骤(1)提供一半导体衬底，其上形成有一具有一第一导电性的第一离子井；(2)于该半导体衬底上形成一垫氧化层；(3)于该垫氧化层上形成一氮化硅层；(4)蚀刻掉部分该氮化硅层，使剩下的该氮化硅层构成一有源区域掩模，其覆盖住该高压金属氧化物半导体元件的一沟道区域、一漏极区域、一源极区域以及一元件隔离区域；(5)进行一氧化工艺，在未被该有源区域掩模覆盖住的该半导体衬底上长出一第一场氧化层、一第二场氧化层以及第三场氧化层；(6)去除该有源区域掩模及该垫氧化层；(7)于该沟道区域长出一栅极氧化层；(8)于该栅极氧化层上形成一栅极；(9)进行一第一离子注入工艺，同时于该漏极区域以及该源极区域内形成一具有一第二导电性的漏极/源极掺杂区；以及(10)进行一第二离子注入工艺，于该元件隔离区域内形成一具有该第一导电性的元件隔离掺杂区。
根据本发明的另一优选实施例，本发明提供一种高压金属氧化物半导体元件的结构，包括一半导体衬底；一第一离子井，设于该半导体衬底中，且该第一离子井具有一第一导电性；一第一场氧化层(field oxide layer)，设于该第一离子井上，且该第一场氧化层包围该高压金属氧化物半导体元件的一漏极(drain)区域；一漏极掺杂区，设于该漏极区域内的该半导体衬底中，且该漏极掺杂区具有一第二导电性；一第二场氧化层，设于该第一离子井上，且该第二场氧化层包围该高压金属氧化物半导体元件的一源极(source)区域，其中该第一场氧化层与该第二场氧化层之间为该高压金属氧化物半导体元件的一沟道区域；一源极掺杂区，设于该源极区域内的该半导体衬底中，且该源极掺杂区具有该第二导电性；一栅极氧化层，设于该沟道区域上；一栅极，设于该栅极氧化层上；一第三场氧化层，设于该半导体衬底上，包围该第一场氧化层以及该第二场氧化层，且该第三场氧化层与该第一场氧化层、该第二场氧化层之间是一元件隔离区域；以及一元件隔离掺杂区，设于该元件隔离区域内的该半导体衬底中。
为了使本领域技术人员能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与说明用，并非用来对本发明加以限制。
图1至图7绘示的是现有制作一高压金属氧化物半导体元件的剖面示意图；图8以及图9为高压金属氧化物半导体元件的平面示意图，其中图1为图8中沿着切线I-I所视的剖面图，图3为图9中沿着切线II-II所视的剖面图；图10至图16绘示的是本发明制作一高压N型金属氧化物半导体元件的剖面示意图；图17为本发明高压金属氧化物半导体元件在以氮化硅掩模图案定义有源区域之后的平面示意图，其中图10是图17沿着切线III-III所视的剖面图；图18为本发明高压金属氧化物半导体元件的侧视立体图。
主要元件符号说明10 半导体衬底12 P型井14 N型井 16 垫氧化层
20a 掩模图案 20b 掩模图案20c 掩模图案22 光致抗蚀剂层 23 开口24 N型漂移扩散区32 光致抗蚀剂层33 开口 36 P型元件隔离掺杂区42 场氧化层 44 场氧化层46 场氧化层56 栅极氧化层 58 掺杂多晶硅栅极72 光致抗蚀剂层 73 开口74 N型重掺杂漏极/源极区域82 光致抗蚀剂层 83 开口136 P型元件隔离掺杂区100 半导体衬底 112 P型离子井214 N型漂移扩散区224a N型渐层掺杂井224b N型渐层掺杂井236 重掺杂元件隔离掺杂区 256 栅极氧化层258 栅极 274a 漏极掺杂区274b 源极掺杂区 310 第一场氧化层320 第二场氧化层 330 第三场氧化层336 元件隔离区域 374a 漏极区域374b 源极区域具体实施方式
请参阅图10至图16，其绘示的是本发明制作一高压N型金属氧化物半导体元件的剖面示意图，图17为本发明高压金属氧化物半导体元件在以氮化硅掩模图案定义有源区域之后的平面示意图，而图10是图17中沿着切线III-III所视的剖面图。本发明可应用于高压P型金属氧化物半导体元件的制作，其中仅需将电性做适当的变换即可。
首先，如图10所示，提供一半导体衬底10，其上形成有一P型井12，而在P型井12内已预先形成有两个N型井14，分别作为高压元件漏极/源极的N型渐层扩散区(N grade well)。接着，在半导体衬底10表面上形成一垫氧化层16。
然后，于垫氧化层16上形成掩模图案20a、20b及20c，其中掩模图案20a与掩模图案20c相连接，其中掩模图案20a定义出该高压金属氧化物半导体元件的沟道有源区域，掩模图案20b定义出该高压金属氧化物半导体元件的漏极/源极区域，而掩模图案20c定义出即将在半导体衬底10中形成的P型沟道阻断区域或元件隔离掺杂区域。
根据本发明的优选实施例，掩模图案20a、20b及20c可以是氮化硅等介电材料所构成。
本发明的特征在于以氮化硅定义有源区域时，即同时利用掩模图案20c将P型沟道阻断区域或元件隔离掺杂区域遮盖住，因此，当后续进行场氧化工艺时，在P型沟道阻断区域或元件隔离掺杂区域上方并不会有场氧化层的形成。
如图11所示，接着在半导体衬底10表面上形成一光致抗蚀剂层22，其包括一开口23，暴露出掩模图案20a与掩模图案20b之间的区域。然后，利用一离子注入工艺，将N型掺杂剂，如磷或砷等，注入半导体衬底10中，形成N型漂移扩散区(N drift region)24。随后，再将光致抗蚀剂层22去除。接着，再进行一热驱入工艺，以热处理方法将先前注入半导体衬底10中的掺杂剂活化。
如图12所示，接着进行场氧化工艺，以氧化方式，在半导体衬底10表面上未被掩模图案20a、20b及20c覆盖的区域形成场氧化层42、场氧化层44与场氧化层46，其中场氧化层42形成在掩模图案20a及20b之间，并且与N型漂移扩散区24相邻，场氧化层44形成在掩模图案20b及20c之间，而场氧化层46则形成在掩模图案20c另一侧或外侧，而后续要形成的P型元件隔离掺杂区则是介于场氧化层44与场氧化层46之间。
场氧化层42、44与46的厚度为数千埃，例如3000至6000埃左右，但不限于此。同样地，在掩模图案20a、20b及20c的边缘则会自然形成鸟嘴(bird’s beak)结构。
相比于先前技艺，本发明在形成场氧化层42、44与46之前，并不进行元件隔离掺杂区的离子注入工艺。
接着，如图13所示，去除掩模图案20a、20b及20c，并且将半导体衬底10表面上的垫氧化层16去除。去除掩模图案20a、20b及20c的作法通常是利用湿蚀刻方式进行，例如以热磷酸溶液。垫氧化层16的去除则可以利用稀释氢氟酸(DHF)溶液进行。
如图14所示，进行热氧化工艺，重新在裸露出来的半导体衬底10表面上成长一栅极氧化层56，其厚度约为300至900埃之间。接着，在N型漂移扩散区24之间的沟道区域上形成一掺杂多晶硅栅极58，其是形成在栅极氧化层56上。
形成掺杂多晶硅栅极58的步骤包括以化学气相沉积(chemical vapordeposition，CVD)工艺在半导体衬底10上形成一掺杂多晶硅层，然后再利用光刻以及蚀刻工艺定义出栅极结构。
然后，如图15所示，在半导体衬底10表面上形成一光致抗蚀剂层72，其包括一开口73，暴露出高压NMOS元件的漏极/源极区域。然后，利用一离子注入工艺，将N型掺杂剂，如磷或砷等，注入半导体衬底10的N型井14中，形成N型重掺杂漏极/源极区域74。随后，再将光致抗蚀剂层72去除。
然后，如图16所示，在半导体衬底10表面上形成一光致抗蚀剂层82，其包括一开口83，暴露出先前掩模图案20c所覆盖的区域，且光致抗蚀剂层82同时定义高压PMOS元件(未示出)的漏极/源极区域。然后，利用一离子注入工艺，将P型掺杂剂，如硼等，经由开口83注入半导体衬底10中，形成P型元件隔离掺杂区136。
本发明的另一主要特征在于用来进行P型元件隔离掺杂区136的离子注入工艺的光致抗蚀剂层82，同时也适用来作为高压PMOS元件(未示出)的漏极/源极区域的离子注入，因此，本发明P型元件隔离掺杂区136的掺杂浓度与高压PMOS元件(未示出)的漏极/源极区域的掺杂浓度相同，约为1E15-2E15 atoms/cm3左右，其掺杂浓度可比先前技艺(约为1E14 atoms/cm3)要高。
请参阅图18，其绘示的是本发明高压金属氧化物半导体元件的侧视立体图。如图18所示，本发明提供的高压金属氧化物半导体元件结构，包括一半导体衬底100，其上形成有一P型离子井112；一第一场氧化层(fieldoxide layer)310，设于该P型离子井112上，且第一场氧化层310包围该高压金属氧化物半导体元件的一漏极(drain)区域374a；一N型重掺杂漏极掺杂区274a，设于漏极区域374a内的半导体衬底100中；一N型渐层掺杂井224a，包围漏极掺杂区274a；一第二场氧化层320，设于第一离子井112上，且第二场氧化层320包围该高压金属氧化物半导体元件的一源极(source)区域374b，其中第一场氧化层310与第二场氧化层320之间为该高压金属氧化物半导体元件的一沟道区域；一N型重掺杂源极掺杂区274b，设于源极区域374b内；一N型渐层掺杂井224b，包围源极掺杂区274b；一栅极氧化层256，设于该沟道区域上；一栅极258，设于栅极氧化层256上；一第三场氧化层330，设于半导体衬底100上，包围第一场氧化层310以及第二场氧化层320，且第三场氧化层330与第一场氧化层310、第二场氧化层320之间是一元件隔离区域336；以及一P型重掺杂元件隔离掺杂区236，设于元件隔离区域336内。此外，在该沟道区域与N型渐层掺杂井之间还设有一N型漂移扩散区214。
综上所述，本发明最大特点在于定义高压元件的有源区域(包括沟道区域以及漏极/源极区域)时，同时先将后续步骤中待形成的元件隔离掺杂区覆盖住，而在形成场氧化层时，这些被覆盖住的高压元件有源区域以及元件隔离掺杂区并不会生成场氧化层。此外，形成元件隔离掺杂区的离子注入是在场氧化工艺之后才进行，因此可以避免植入半导体衬底中的掺杂区横向扩散。
再者，本发明利用定义高压PMOS元件的漏极/源极区域的光掩模及光致抗蚀剂层，同时定义高压NMOS元件的元件隔离掺杂区，不但可以节省光掩模以及成本，而且使得元件隔离掺杂区的浓度提高，而可以容许电路设计上使用多晶硅场元件(poly field device)以及第一层金属场元件(M1 fielddevice)，更具有弹性。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种制作高压金属氧化物半导体元件的方法，包括提供一半导体衬底，其上形成有一第一离子井，且该第一离子井具有一第一导电性；于该半导体衬底上形成一垫氧化层；于该垫氧化层上形成一氮化硅层；蚀刻掉部分该氮化硅层，使剩下的该氮化硅层构成一有源区域掩模，其覆盖住该高压金属氧化物半导体元件的一沟道区域、一漏极区域、一源极区域以及一元件隔离区域；进行一场氧化工艺，在未被该有源区域掩模覆盖住的该半导体衬底上长出一第一场氧化层、一第二场氧化层以及第三场氧化层，其中该第一场氧化层包围该漏极区域，该第二场氧化层包围该源极区域；去除该有源区域掩模；去除该垫氧化层；于该沟道区域长出一栅极氧化层；于该栅极氧化层上形成一栅极；进行一第一离子注入工艺，同时于该漏极区域以及该源极区域内形成一具有一第二导电性的漏极/源极掺杂区；以及进行一第二离子注入工艺，于该元件隔离区域内形成一具有该第一导电性的元件隔离掺杂区。
2.如权利要求1所述的制作高压金属氧化物半导体元件的方法，其中该沟道区域与该元件隔离区域相连接。
3.如权利要求1所述的制作高压金属氧化物半导体元件的方法，其中该第一场氧化层与该第二场氧化层之间是该沟道区域。
4.如权利要求1所述的制作高压金属氧化物半导体元件的方法，其中该第三场氧化层与该第一场氧化层、该第二场氧化层之间是该元件隔离区域。
5.如权利要求1所述的制作高压金属氧化物半导体元件的方法，其中该第一导电性为P型，该第二导电性为N型。
6.如权利要求1所述的制作高压金属氧化物半导体元件的方法，其中该第一导电性为N型，该第二导电性为P型。
7.如权利要求1所述的制作高压金属氧化物半导体元件的方法，其中该栅极为多晶硅栅极。
8.如权利要求1所述的制作高压金属氧化物半导体元件的方法，其中该栅极氧化层的厚度约为300埃至900埃左右。
9.一种高压金属氧化物半导体元件结构，包括一半导体衬底；一第一离子井，设于该半导体衬底中，且该第一离子井具有一第一导电性；一第一场氧化层，设于该第一离子井上，且该第一场氧化层包围该高压金属氧化物半导体元件的一漏极区域；一漏极掺杂区，设于该漏极区域内的该半导体衬底中，且该漏极掺杂区具有一第二导电性；一第二场氧化层，设于该第一离子井上，且该第二场氧化层包围该高压金属氧化物半导体元件的一源极区域，其中该第一场氧化层与该第二场氧化层之间为该高压金属氧化物半导体元件的一沟道区域；一源极掺杂区，设于该源极区域内的该半导体衬底中，且该源极掺杂区具有该第二导电性；一栅极氧化层，设于该沟道区域上；一栅极，设于该栅极氧化层上；一第三场氧化层，设于该半导体衬底上，包围该第一场氧化层以及该第二场氧化层，且该第三场氧化层与该第一场氧化层、该第二场氧化层之间是一元件隔离区域；以及一元件隔离掺杂区，设于该元件隔离区域内的该半导体衬底中。
10.如权利要求9所述的高压金属氧化物半导体元件结构，其中该高压金属氧化物半导体元件结构还包括一漏极渐层掺杂井，设于该半导体衬底中，且包围该漏极掺杂区。
11.如权利要求9所述的高压金属氧化物半导体元件结构，其中该高压金属氧化物半导体元件结构还包括一源极渐层掺杂井，设于该半导体衬底中，且包围该源极掺杂区。
12.如权利要求9所述的高压金属氧化物半导体元件结构，其中该源极掺杂区以及该漏极掺杂区的掺杂浓度皆约为1E15-2E15atoms/cm3左右。
13.如权利要求9所述的高压金属氧化物半导体元件结构，其中该第一导电性为P型，该第二导电性为N型。
14.如权利要求9所述的高压金属氧化物半导体元件结构，其中该第一导电性为N型，该第二导电性为P型。
15.如权利要求9所述的高压金属氧化物半导体元件结构，其中该栅极为多晶硅栅极。
16.如权利要求9所述的高压金属氧化物半导体元件结构，其中该栅极氧化层的厚度约为300埃至900埃左右。
全文摘要
本发明提供一种高压金属氧化物半导体元件结构，包括一衬底；一第一离子井，设于该衬底中；一第一场氧化层，包围一漏极区域；一第二场氧化层，包围一源极区域，该第一场氧化层与该第二场氧化层之间为该高压金属氧化物半导体元件的一沟道区域；一栅极氧化层，设于该沟道区域上；一栅极，设于该栅极氧化层上；一第三场氧化层，设于该半导体衬底上，包围该第一场氧化层以及该第二场氧化层，且该第三场氧化层与该第一场氧化层、该第二场氧化层之间是一元件隔离区域；以及一元件隔离掺杂区，设于该元件隔离区域内。
文档编号H01L29/66GK1971879SQ20051012673
公开日2007年5月30日 申请日期2005年11月21日 优先权日2005年11月21日
发明者陈锦隆 申请人:联华电子股份有限公司