专利名称：包括场效应晶体管的半导体装置的制作方法
技术领域：
本发明涉及一种用在例如互补金属氧化物膜半导体(CMOS)中的半导体装置。
背景技术：
为了增大形成CMOS的p沟道MOS场效应晶体管(在下文中被称作pMOS晶体管)和n沟道MOS场效应晶体管(在下文中被称作nMOS晶体管)的迁移率，衬底或沟道方向的平面取向被改变，或是施加晶格应变。例如，充当沟道的硅-锗层通过在pMOS晶体管中的压缩应力增大空穴迁移率，并且充当沟道的硅层通过nMOS晶体管中的张应力增大电子迁移率(例如，日本专利申请KOKAI公布NO.11-340337)。
不幸的是，改变衬底的平面取向、改变沟道方向并且施加晶格应变的上述方法具有下列问题。
(1)改变衬底的平面取向例如，在使用(011)晶片时，空穴的迁移率升高，但是电子的迁移率降低。另外，因为不能出现晶片上的90度回转对称，所以不能使用传统的电路设计。这会大大增大电路设计工作。
(2)改变沟道方向与改变衬底的平面取向类似，它不能同时升高电子和空穴的迁移率。因此，为了升高电子和空穴这两者的迁移率，就需要单独形成两个晶体管。这会使工艺复杂化。
(3)晶格应变的应用单轴应力沿着沟道方向生成局部应变。然而，当向通常使用的具有沟道方向<110>的(001)晶片上形成的nMOS和pMOS晶体管施加单轴压缩力或张应力时，nMOS晶体管中迁移率沿着其增大或降低的方向与pMOS晶体管中的方向不同。因此，为了升高电子和空穴这两者的迁移率，就需要单独形成两个晶体管。这也会使工艺复杂化。
在将来，产量据推测会由于微模式的进展而降低，非常难以使用复杂的工艺来增大迁移率。
因此，本发明的目的在于提供一种增大在同一个半导体衬底上形成的pMOS晶体管和nMOS晶体管中的迁移率的半导体装置。
发明内容
依照第一方面，本发明的半导体装置包括(001)半导体区域、在半导体区域中彼此远离地形成的源区和漏区、在半导体区域中源区和漏区之间形成的沟道区，沟道区的沟道长度方向设置成沿着半导体区域的方向<100>，并且沿着沟道长度方向生产张应力，还包括在源区和漏区之间的半导体区域上形成的门绝缘薄膜以及在门绝缘薄膜上形成的门电极。
依照第二方面，本发明的半导体装置包括(001)半导体区域、在半导体区域中彼此远离地形成的源区和漏区，连接源区和漏区的沟道长度方向设置为沿着半导体区域的方向<100>，还包括在源区和漏区之间的半导体区域上形成的门绝缘薄膜、在门绝缘薄膜上形成的门电极以及绝缘薄膜，绝缘薄膜在源区、漏区和门电极上形成并且在半导体区域中沿着连接源区和漏区的沟道长度方向生成张应力。
依照第三方面，本发明的半导体装置包括(001)半导体区域、在半导体区域中彼此远离地形成的源区和漏区，连接源区和漏区的沟道长度方向设置为沿着半导体区域的方向<100>，还包括在源区和漏区之间的半导体区域上形成的门绝缘薄膜以及元件隔离区域，元件隔离区域形成于在半导体区域中形成的沟中，并且包括氮化硅薄膜，氮化硅薄膜与源区和漏区的至少一部分接触。
依照第四方面，本发明的半导体装置包括(001)半导体区域、在半导体区域中彼此远离地形成的源区和漏区，连接源区和漏区的沟道长度方向设置为沿着半导体区域的方向<100>，还包括在源区和漏区的半导体区域上之间形成的门绝缘薄膜以及门电极，门电极在门绝缘薄膜上形成并且包括一旦退火就使门电极膨胀的杂质元素。
依照第五方面，本发明的半导体装置包括(001)半导体区域、在半导体区域中彼此远离地形成的源区和漏区，源区和漏区具有硅化合物，硅化合物包含一种元素，该元素具有的晶格常数小于硅的晶格常数，并且连接源区和漏区的沟道长度方向设置为沿着半导体区域的方向<100>，还包括在源区和漏区之间的半导体区域上的门绝缘薄膜以及在门绝缘薄膜上形成的门电极。
依照第六方面，本发明的半导体装置制造方法包括在(001)半导体区域上方形成门电极，在半导体区域中沿着半导体区域的方向<100>形成源区和漏区从而将门电极下面的半导体区域夹在中间，并且在源区、漏区和门电极上形成绝缘薄膜，该绝缘薄膜在半导体区域中沿着连接源区和漏区的沟道长度方向生成张应力。
依照第七方面，本发明的半导体装置制造方法包括在(001)半导体区域中形成沟，在沟中形成与半导体区域接触的氮化硅薄膜，在沟之间的半导体区域上方形成门电极，以及在半导体区域中沿着半导体区域的方向<100>形成源区和漏区从而将门电极下面的半导体区域夹在中间。
依照第八方面，本发明的半导体装置制造方法包括在(001)半导体区域上面形成门电极，在门电极中掺杂了杂质元素，一旦退火杂质元素就会膨胀，使门电极退火，并且在半导体区域中沿着半导体区域的方向<100>形成源区和漏区从而将门电极下面的导体区域夹在中间。
依照第九方面，本发明的半导体装置制造方法包括在(001)半导体区域上方形成门电极，在门电极的侧壁上形成侧壁绝缘薄膜，在侧壁绝缘薄膜侧面的半导体区域中上形成凹槽，并且在凹槽中沿着半导体区域的方向<100>形成具有外延层的源区和漏区从而将门电极下面的半导体区域夹在中间。
图1是显示本发明的第一实施例的半导体装置的结构的剖视图；图2是显示在本发明的第一至第四实施例的小型装置处沿沟道长度方向的单轴应力与空穴迁移率之间关系的曲线图；图3是显示在本发明的第一至第四实施例的小型装置处沿沟道长度方向的单轴应力与电子迁移率之间关系的曲线图；
图4至图6是显示制造第一实施例的半导体装置的方法的步骤的剖视图；图7是显示本发明的第二实施例的半导体装置的结构的剖视图；图8和图9是显示制造第二实施例的半导体装置的方法的步骤的剖视图；图10是显示本发明的第三实施例的半导体装置的结构的剖视图；图11是显示制造第三实施例的半导体装置的方法的步骤的剖视图；图12是显示本发明的第四实施例的半导体装置的结构的剖视图；并且图13和图14是显示制造第四实施例的半导体装置的方法的步骤的剖视图。
具体实施例方式
下面将参照附图描述本发明的实施例。在下列说明中，在整个附图中相同的参考数字表示相同的零件。
第一实施例首先将解释本发明的第一实施例的半导体装置中包括的pMOS晶体管和nMOS晶体管。
图1是显示第一实施例的半导体装置的结构的剖视图。
元件隔离区域12布置在p型硅衬底11中。p型半导体衬底11是(001)晶片。元件隔离区域12由例如浅沟隔离(STI)形成的，在浅沟隔离中氧化硅薄膜等埋在p型半导体衬底11中形成的沟中。元件隔离区域12电绝缘和隔离在p型半导体衬底11上形成的元件(晶体管)，因此界定了这些元件在其中形成的元件区域。
下面将描述pMOS晶体管的结构。
n型阱区13形成于p型硅半导体衬底11中。在n型阱区13的表面区域中，彼此远离地形成由p+型半导体区域形成的源区14和同样由p+型半导体区域形成的漏区15。另外，在源区14和漏区15之间形成了延伸区14A和15A，它们均由具有比源区14和漏区15更低杂质浓度的p+型半导体区域形成。门绝缘薄膜16形成在n型阱区13上源区14和漏区15之间。门电极17形成于门绝缘薄膜16之上。沟道区形成于n型阱区13中门电极17下面。该沟道区的沟道长度方向(源极-漏极方向)沿p型半导体衬底11的方向<100>设置。
侧壁绝缘薄膜18是氮化硅薄膜和氧化硅薄膜的堆叠薄膜，它形成于门电极17的侧表面上。另外，线性薄膜19形成于源区14、漏区15、门电极17、侧壁绝缘薄膜18和元件隔离区域12上。线性薄膜19是绝缘薄膜，例如氮化硅薄膜，它沿沟道区的沟道长度方向(源极-漏极方向)施加张应力。像这样施加张应力的氮化硅薄膜的实例是使用HCD/NH3的气体混合物通过热CVD形成的SiN薄膜(HCD[六氯乙硅烷]-SiN薄膜)和由形成比N-H键更多的Si-H键的等离子CVD形成的SiN薄膜。
下面将描述nMOS晶体管的结构。
p型阱区23形成于p型硅半导体衬底11中。在元件区域中的p型阱区23的表面区域中，彼此远离地形成由n+型半导体区域形成的源区24和同样由n+型半导体区域形成的漏区25。另外，在源区24和漏区25之间形成了均由n型半导体区域形成的延伸区24A和25A。门绝缘薄膜26形成p型阱区23上源区24和漏区25之间。门电极27形成于门绝缘薄膜26之上。沟道区形成于p型阱区23中门电极27下面。该沟道区的沟道长度方向(源极-漏极方向)沿p型半导体衬底11的方向<100>设置。
侧壁绝缘薄膜28是氮化硅薄膜和氧化硅薄膜的堆叠薄膜，它形成于门电极27的侧表面上。另外，如上所述的线性薄膜19形成于源区24、漏区25、门电极27、侧壁绝缘薄膜28和元件隔离区域12上。线性薄膜19是绝缘薄膜，例如氮化硅薄膜，它在该晶体管中也沿沟道区的沟道长度方向(源极-漏极方向)施加张应力。
在如上所述的pMOS晶体管中，沟道长度方向设置为沿着半导体衬底的方向<100>，并且源区和漏区上形成的线性薄膜(例如，氮化硅薄膜)沿沟道长度方向施加单轴张应力。
图2显示了沿与沟道平行的方向中的单轴应力(横坐标)与pMOS晶体管中空穴迁移率(纵坐标)之间的关系。垂直于沟道的方向与普通微装置的方向相同。如图2所示，当沟道长度方向为<100>时，即使张应力增大，微装置中的空穴迁移率也保持几乎不变或是略微增大。另一方面，在传统的装置中，沟道长度方向在许多情形下为<110>，空穴迁移率随张应力增大而降低。因此，在本发明的第一实施例的pMOS晶体管中，使用了(001)硅半导体衬底，并且沟道长度方向设置为沿着该半导体衬底的方向<100>。因此，即使沿着沟道长度方向施加张应力，空穴迁移率也不会减小，但是会高于未施加张应力时或是当沟道长度方向为<110>且施加张应力时的空穴迁移率。注意，在施加张应力时迁移率的增大效果比未施加张应力时更大。从前述可知，即使沿沟道长度方向施加张应力，pMOS晶体管的晶体管特性也不会恶化。
同样在nMOS晶体管中，沟道长度方向设置为沿着半导体衬底的方向<100>，并且源区和漏区上形成的线性薄膜(例如，氮化硅薄膜)沿沟道长度方向施加单轴张应力。
图3显示了单轴应力(横坐标)和nMOS晶体管中电子迁移率(纵坐标)之间的关系。如图3所示，当沟道长度方向为<100>时，电子迁移率随着张应力的增大而增大。同现有技术中一样，即使当沟道长度方向为<110>时，电子迁移率也会随着张应力的增大而类似地增大。因此，在第一实施例的nMOS晶体管中，即使当沟道长度方向设置为沿着半导体衬底的方向<100>时，电子迁移率也不会减小，并且可以保持与当沟道长度方向为<110>时大体上相同的晶体管特性。
如上所述，如图2所示，在使用(001)晶片并且其中沟道长度方向为<100>的pMOS晶体管中，通过由张应力生成的应变实现的迁移率变化效果很小，并且空穴迁移率高于其中沟道长度方向为<110>的pMOS晶体管。而且，如图3所示，在使用(001)晶片并且其中沟道长度方向为<100>的nMOS晶体管中，通过由张应力生成的应变获得的迁移率增大效果等于或大于其中沟道长度方向为<110>的nMOS晶体管中的效果。
下面将解释一种用于制造第一实施例的半导体装置中包括的pMOS晶体管和nMOS晶体管的方法。
首先通过RIE在(001)硅半导体衬底11中形成沟。如图4所示，通过在这些沟中埋入绝缘薄膜例如氧化硅薄膜形成元件隔离区域12。另外，在p型半导体衬底11的这些部分中通过离子注入形成n型阱区13和p型阱区23，它们充当元件隔离区域12之间的元件区域。
然后，通过热氧化在n型阱区13和p型阱区23上形成充当门绝缘薄膜的氧化硅薄膜。在该氧化硅薄膜上，通过CVD形成充当门电极的导电薄膜例如多晶硅薄膜。如图5所示，通过光刻形成门绝缘薄膜16和26以及门电极17和27。另外，通过在n型阱区13中门电极17的两个端面附近离子注入而形成延伸区14A和15A。类似地，通过在p型阱区23中门电极27的两个端面附近离子注入而形成延伸区24A和25A。
此后，在如图5所示的结构即门电极17和27上和p型半导体衬底11上沉积绝缘薄膜例如氧化硅薄膜。如图6所示，沉积的氧化硅薄膜被RIE各向异性地刻蚀以分别在门电极17和27的侧表面上形成侧壁绝缘薄膜18和28。另外，在侧壁绝缘薄膜18外部的p型半导体衬底11中，通过离子注入形成均由p+型半导体区域形成的源区14和漏区15。同样，在侧壁绝缘薄膜28外部的p型半导体衬底11中，通过离子注入形成均由n+型半导体区域形成的源区24和漏区25。源区14和漏区15被布置成连接源区14和漏区15的沟道长度方向(源极-漏极方向)设置成沿着p型半导体衬底11的方向<100>。类似地，源区24和漏区25被布置成连接源区24和漏区25的沟道长度方向(源极-漏极方向)设置成沿着p型半导体衬底11的方向<100>。
此后，在如图6所示的结构即源区14和24、漏区15和25、门电极17和27、侧壁绝缘薄膜18和28以及元件隔离区域12上形成沿着沟道区的沟道长度方向(源极-漏极方向)施加张应力的线性薄膜19。线性薄膜19是绝缘薄膜例如氮化硅薄膜。使用HCD/NH3的气体混合物通过热CVD或通过等离子CVD形成这样施加张应力的氮化硅薄膜。这样就制造了如图1中所示的半导体装置。
在如上所述的第一实施例中，使用了(001)半导体衬底，沟道长度方向设置为沿着该半导体衬底的方向<100>，并且在源区和漏区上形成的线性薄膜用于沿沟道区的沟道长度方向生成张应力。这就可以增大在同一个半导体衬底上形成的pMOS晶体管和nMOS晶体管中的迁移率。
第二实施例下文将描述本发明的第二实施例的半导体装置中包括的pMOS晶体管和nMOS晶体管。与第一实施例的结构中相同的参考数字表示相同的零件，所以就省略了其解释，并且下文将仅仅描述不同的部分。
图7是显示第二实施例的半导体装置的结构的剖视图。
通过STI形成的元件隔离区域布置在位于p型硅半导体衬底11上的n型阱区13和p型阱区23中。该STI是通过在半导体衬底11中或在n型阱区13和p型阱区23中形成的沟内埋入氮化硅薄膜12A和氧化硅薄膜12B获得的。STI具有下列结构。沟形成于p型硅半导体衬底11中，并且氮化硅薄膜12A形成于沟的内表面上，硅区域暴露于沟的内表面。更具体地，氮化硅薄膜12A形成于沟中从而与硅区域的至少一部分例如源区14和24、漏区15和25、n型阱区13以及p型阱区23接触。在这些沟中的氮化硅薄膜12A上，氧化硅薄膜12B形成为埋入沟中。pMOS晶体管和nMOS晶体管的其余结构与第一实施例中的结构相同。
第二实施例的STI具有与硅半导体区域的至少一部分接触的氮化硅薄膜。在具有该STI的pMOS晶体管和nMOS晶体管中，应力从沟道区生成到STI上。因此，张应力沿沟道区的沟道长度方向(源极-漏极方向)施加。注意，氮化硅薄膜也可以单独埋在STI中。
在第二实施例的pMOS晶体管中，沟道长度方向设置为沿着半导体衬底的方向<100>，并且具有与硅区域接触的氮化硅薄膜的STI沿沟道长度方向施加单轴张应力。如第一实施例中一样，pMOS晶体管中单轴应力(横坐标)和空穴迁移率(纵坐标)之间的关系如图2所示。即使当张应力增大时，pMOS晶体管的沟道中的空穴迁移率也保持几乎不变或是略微增大。与未施加张应力或是施加张应力而沟道长度方向为<110>时相比，这会增大空穴迁移率。因此，即使沿沟道长度方向施加张应力，pMOS晶体管的晶体管特性也不会恶化。
同样在第二实施例的nMOS晶体管中，沟道长度方向设置为沿着半导体衬底的方向<100>，并且具有与硅区域接触的氮化硅薄膜的STI沿沟道长度方向施加单轴张应力。如第一实施例中一样，nMOS晶体管中单轴应力(横坐标)和电子迁移率(纵坐标)之间的关系如图3所示。当张应力增大时，nMOS晶体管的沟道中的电子迁移率增大，并且以与沟道长度方向为<110>时大体上相同的方式变化。因此，在nMOS晶体管中，可以保持与沟道长度方向为<110>时大体上相同的晶体管特性。
下面将解释一种用于制造第二实施例的半导体装置中包括的pMOS晶体管和nMOS晶体管的方法。
首先通过RIE在(001)p型硅半导体衬底11中形成沟。随后，如图8所示，在硅区域暴露所至的沟的内表面上通过CVD形成氮化硅薄膜12A。另外，如图9所示，在这些沟中氮化硅薄膜12A上通过CVD形成氧化硅薄膜12B从而被埋入沟中。
此后，在p型半导体衬底11中具有氮化硅薄膜12A和氧化硅薄膜12B的元件隔离区域之间通过离子注入形成n型阱区13和p型阱区23。后续的步骤与图5和图6中显示的第一实施例中的步骤相同。
在如上所述的第二实施中，使用了(001)半导体衬底，沟道长度方向设置为沿着该半导体衬底的方向<100>，并且具有与硅区域接触的氮化硅薄膜的STI沿着沟道区的沟道长度方向生成张应力。这就可以增大在同一个半导体衬底上形成的pMOS晶体管和nMOS晶体管中的迁移率。
第三实施例下文将描述本发明的第三实施例的半导体装置中包括的pMOS晶体管和nMOS晶体管。与第一实施例的结构中相同的参考数字表示相同的零件，所以就省略了其解释，并且下文将仅仅描述不同的部分。
图10是显示第三实施例的半导体装置的结构的剖视图。
门绝缘薄膜16形成在n型阱区13上源区14和漏区15之间，并且门电极29形成在门绝缘薄膜16之上。而且，门绝缘薄膜26形成在p型阱区23上源区24和漏区25之间，并且门电极30形成在门绝缘薄膜26之上。
门电极29和30由例如多晶硅形成。预先确定的杂质(例如砷[As]或锗[Ge])通过离子注入等在多晶硅中掺杂，该多晶硅一旦退火(annealing)就通过预定杂质膨胀。当多晶硅退火时，由多晶硅形成的门电极29和30膨胀。因此，分别在门电极29和30下面的n型阱区13和p型阱区23(沟道区)中沿着沟道长度方向(源极-漏极方向)生成张应力。
在第三实施例的pMOS晶体管中，沟道长度方向设置为沿着半导体衬底的方向<100>，并且一旦退火就膨胀门电极的杂质掺杂在门电极中。因此，通过门电极一旦退火时的膨胀，就会沿着沟道长度方向施加单轴张应力。如在第一实施例一样，如图2所示，即使当张应力增大时，pMOS晶体管的沟道中的空穴迁移率也保持几乎不变或是略微增大。与未施加张应力或是当沟道长度方向为<110>时施加张应力相比，这会增大空穴迁移率。因此，即使沿沟道长度方向施加张应力，pMOS晶体管的晶体管特性也不会恶化。
同样在第三实施例的nMOS晶体管中，沟道长度方向设置为沿着半导体衬底的方向<100>，并且一旦退火就膨胀门电极的杂质掺杂在门电极中。因此，通过门电极一旦退火时的膨胀，就会沿着沟道长度方向施加单轴张应力。如在第一实施例一样，如图3所示，当张应力增大时，nMOS晶体管的沟道中的电子迁移率增大，并且以与当沟道长度方向为<110>时大体上相同的方式变化。因此，在nMOS晶体管中，可以保持与沟道长度方向为<110>时大体上相同的晶体管特性。
下面将解释一种用于制造第三实施例的半导体装置中包括的pMOS晶体管和nMOS晶体管的方法。
在图4和图5中所示的与第一实施例相同的步骤中，形成了例如由多晶硅形成的门电极29和30，并且通过离子注入形成延伸区14A、15A、24A和25A。
然后，在如图5所示的结构即门电极17和27上和p型半导体衬底11上沉积绝缘薄膜例如氧化硅薄膜。沉积的氧化硅薄膜由RIE各向异性地刻蚀，从而分别在电极29和30的侧表面上形成侧壁绝缘薄膜18和28。
预先确定的杂质(例如砷[As]或锗[Ge])通过离子注入在门电极29和30中掺杂，多晶硅通过所述预先确定的杂质膨胀。由多晶硅形成的门电极29和30然后通过退火膨胀。因此，分别在门电极29和30下面的n型阱区13和p型阱区23(沟道区)中沿着沟道长度方向(源极-漏极方向)生成张应力。
此后，如图6中所示的第一实施例中一样，在侧壁绝缘薄膜18外部的p型半导体衬底11中，通过离子注入形成均由p+型半导体区域形成的源区14和漏区15。同样，在侧壁绝缘薄膜28外部的p型半导体衬底11中，通过离子注入形成均由n+型半导体区域形成的源区24和漏区25。其它步骤也与第一实施例中的步骤相同。注意，在第三实施例中，通过退火膨胀门电极29和30的步骤是在形成源极和漏区之前执行的；然而，该退火步骤也可以在形成源极和漏区之后执行。
在如上所述的第三实施例中，使用了(001)半导体衬底，并且沟道长度方向设置为沿着该半导体衬底的方向<100>，并且形成了门电极，该门电极包含一旦退火就膨胀门电极的杂质，从而沿着沟道区的沟道长度方向生成张应力。这就可以增大在同一个半导体衬底上形成的pMOS晶体管和nMOS晶体管中的迁移率。
第四实施例下文将描述本发明的第四实施例的半导体装置中包括的pMOS晶体管和nMOS晶体管。与第一实施例的结构中相同的参考数字表示相同的零件，所以就省略了其解释，并且下文将仅仅描述不同的部分。
图12是显示第四实施例的半导体装置的结构的剖视图。
在pMOS晶体管中，在n型阱区13表面区域中形成均由n+型半导体区域形成的彼此远离的源区31和漏区32。在nMOS晶体管中，在p型阱区23的表面区域中形成均由p+型半导体区域形成的彼此远离的源区33和漏区34。
源区31和33和漏区32和34是通过下列制造方法形成的。在门电极17和27的侧表面上形成侧壁绝缘薄膜18和28之后，在侧壁绝缘薄膜18和28的侧面上的n型阱区13和p型阱区23就各向同性地刻蚀以形成凹槽。随后通过选择性的外延生长在凹槽中形成充当源区或漏区的外延层。注意，虽然在该实施例中形成凹槽的步骤是通过各向同性蚀刻实现的，但是也可以使用各向异性蚀刻。
源区31和33以及漏区32和34由硅化合物例如碳化硅(SIC)形成，在硅中包含一种元素，该元素具有的晶格常数小于硅的晶格常数。当源区31和33以及漏区32和34因此包含碳化硅时，在源区中从沟道区附近朝源区的中心生成应力，并且在漏区中从沟道区附近朝漏区的中心生成应力。因此，在每个pMOS晶体管和nMOS晶体管中沿着沟道区的沟道长度方向(源极-漏极方向)施加张应力。
在第四实施例的pMOS晶体管中，沟道长度方向设置为沿着半导体衬底的方向<100>，并且源极和漏区由硅化合物形成，该硅化合物包含一种元素，该元素具有的晶格常数小于硅的晶格常数。在这种结构中，源极和漏区生成一个力，它们通过该力而收缩自身，并且这会沿着沟道区的沟道长度方向施加单轴张应力。如在第一实施例一样，如图2所示，即使当张应力增大时，pMOS晶体管的沟道中的空穴迁移率也保持几乎不变或是略微增大。与未施加张应力或是当沟道长度方向为<110>时施加张应力相比，这会增大空穴迁移率。因此，即使沿沟道长度方向施加张应力，pMOS晶体管的晶体管特性也不会恶化。
同样在第四实施例的nMOS晶体管中，沟道长度方向设置为沿着半导体衬底的方向<100>，并且源极和漏区由硅化合物形成，该硅化合物包含一种元素，该元素具有的晶格常数小于硅的晶格常数。在这种结构中，源极和漏区生成一个力，它们通过该力而收缩自身，并且这会沿着沟道区的沟道长度方向施加单轴张应力。如在第一实施例一样，如图3所示，当张应力增大时，nMOS晶体管的沟道中的电子迁移率增大，并且以与当沟道长度方向为<110>时大体上相同的方式变化。因此，在nMOS晶体管中，可以保持与沟道长度方向为<110>时大体上相同的晶体管特性。
下面将解释一种用于制造第四实施例的半导体装置中包括的pMOS晶体管和nMOS晶体管的方法。
直到分别在门电极17和27的侧表面上形成侧壁绝缘薄膜18和28的构造的步骤与第一实施例中的步骤相同。在门电极17和27的端面上形成侧壁绝缘薄膜18和28之后，如图13所示，通过分别在侧壁绝缘薄膜18和28的侧面上各向同性地蚀刻n型阱区13和p型阱区23而形成凹槽35和36。
随后，如图14所示，通过选择性的外延生长在凹槽35中形成充当源区31和漏区32的外延层。类似地，通过选择性的外延生长在凹槽36中形成充当源区33和漏区34的外延层。源区31和漏区32是p+型半导体区域，并且源区33和漏区34是n+型半导体区域。源区31和33以及漏区32和34由硅化合物例如碳化硅(SIC)形成，在硅中包含一种元素，该元素具有的晶格常数小于硅的晶格常数。
在这种结构中，源区31和漏区32被布置成连接源区31和漏区32的沟道长度方向(源极-漏极方向)设置成沿着p型半导体衬底11的方向<100>。同样，源区33和漏区34被布置成连接源区33和漏区34的沟道长度方向(源极-漏极方向)设置成沿着p型半导体衬底11的方向<100>。后续的步骤与第一实施例中的步骤相同。
在如上所述的第四实施例中，使用了(001)半导体衬底，沟道长度方向设置为沿着该半导体衬底的方向<100>，并且源极和漏区通过使用硅化合物形成，该硅化合物包含一种元素，该元素具有的晶格常数小于硅的晶格常数，从而生成沿着沟道区的沟道长度方向的张应力。这就可以增大在同一个半导体衬底上形成的pMOS晶体管和nMOS晶体管中的迁移率。
本发明的实施例可以提供一种能够增大在同一个半导体衬底上形成的pMOS晶体管和nMOS晶体管中的迁移率的半导体装置。
而且，如上所述的实施例可以单独或是以任何适当组合的形式实现。另外，上述实施例包括各个阶段中的发明。因此，可以通过适当地组合在实施例中公开的多个组元来提取各个阶段的这些发明。
本领域的技术人员可以很容易就会想到附加的优点和改进。因此，本发明在其广义方面并不限于在此显示和描述的特定细节和典型实施例。因此，可以不脱离通过所附权利要求及其等效物界定的总的发明概念的精神或范围而做出多种改进。
权利要求
1.一种半导体装置，包括(001)半导体区域；在半导体区域中彼此远离地形成的源区和漏区，在半导体区域中源区和漏区之间形成的沟道区，沟道区的沟道长度方向设置为沿着半导体区域的方向<100>，并且沿着沟道长度方向生成张应力；在源区和漏区之间的半导体区域上形成的门绝缘薄膜；以及在门绝缘薄膜上形成的门电极。
2.一种半导体装置，包括(001)半导体区域；在半导体区域中彼此远离地形成的源区和漏区，连接源区和漏区的沟道长度方向设置为沿着半导体区域的方向<100>；在源区和漏区之间的半导体区域上形成的门绝缘薄膜；在门绝缘薄膜上形成的门电极；以及在源区、漏区和门电极上形成的绝缘薄膜，绝缘薄膜在半导体区域中沿着连接源区和漏区的沟道长度方向生成张应力。
3.如权利要求2所述的装置，其特征在于，绝缘薄膜包括氮化硅薄膜。
4.如权利要求3所述的装置，其特征在于，氮化硅薄膜包括通过CVD形成的HCD-SiN薄膜。
5.如权利要求3所述的装置，其特征在于，氮化硅薄膜包括SiN薄膜，SiN薄膜通过形成的Si-H键比N-H键更多的等离子CVD形成。
6.一种半导体装置，包括(001)半导体区域；在半导体区域中彼此远离地形成的源区和漏区，连接源区和漏区的沟道长度方向设置为沿着半导体区域的方向<100>；在源区和漏区之间的半导体区域上形成的门绝缘薄膜；在门绝缘薄膜上形成的门电极；以及在半导体区域中形成的沟中形成的元件隔离区域，并且元件隔离区域包括绝缘薄膜，所述绝缘薄膜生成张应力并与源区和漏区的至少一部分接触。
7.如权利要求6所述的装置，其特征在于，元件隔离区域包括在氮化硅薄膜上形成的氧化硅薄膜从而埋入沟中。
8.如权利要求6所述的装置，其特征在于，绝缘薄膜包括氮化硅薄膜。
9.一种半导体装置，包括(001)半导体区域；在半导体区域中彼此远离地形成的源区和漏区，连接源区和漏区的沟道长度方向设置为沿着半导体区域的方向<100>；在源区和漏区之间的半导体区域上形成的门绝缘薄膜；以及门电极，所述门电极在门绝缘薄膜上形成并且包含一旦退火就使门电极膨胀的杂质元素。
10.如权利要求9所述的装置，其特征在于，杂质元素包括As和Ge中的至少一种。
11.一种半导体装置，包括(001)半导体区域；在半导体区域中彼此远离地形成的源区和漏区，源区和漏区具有硅化合物，硅化合物包含一种元素，该元素具有的晶格常数小于硅的晶格常数，并且连接源区和漏区的沟道长度方向设置为沿着半导体区域的方向<100>；在源区和漏区之间的半导体区域上形成的门绝缘薄膜；以及在门绝缘薄膜上形成的门电极。
12.如权利要求11所述的装置，其特征在于，源区和漏区是由碳化硅形成的。
13.如权利要求12所述的装置，其特征在于，碳化硅是通过外延生长形成的。
14.一种半导体装置，包括在(001)半导体区域中形成的n沟道MOS场效应晶体管，包括在半导体区域中彼此远离地形成的第一源区和第一漏区，在半导体区域中第一源区和第一漏区之间形成的第一沟道区，第一沟道区的沟道长度方向设置为沿着半导体区域的方向<100>，并且沿着沟道长度方向生成张应力，在第一源区和第一漏区之间的半导体区域上形成的第一门绝缘薄膜，以及在第一门绝缘薄膜上形成的第一门电极；以及在半导体区域中形成的p沟道MOS场效应晶体管，包括在半导体区域中彼此远离地形成的第二源区和第二漏区，在半导体区域中第二源区和第二漏区之间形成的第二沟道区，第二沟道区的沟道长度方向设置为沿着半导体区域的方向<100>，并且沿着沟道长度方向生成张应力，在第二源区和第二漏区之间的半导体区域上形成的第二门绝缘薄膜，以及在第二门绝缘薄膜上形成的第二门电极。
15.一种半导体装置制造方法，包括在(001)半导体区域上方形成门电极；在半导体区域中沿着半导体区域的方向<100>形成源区和漏区从而将门电极下面的半导体区域夹在中间；并且在源区、漏区和门电极上形成绝缘薄膜，所述绝缘薄膜在半导体区域中沿着连接源区和漏区的沟道长度方向生成张应力。
16.如权利要求15所述的制造方法，其特征在于，绝缘薄膜包括氮化硅薄膜并且通过热CVD和等离子CVD中的一种形成。
17.一种半导体装置制造方法，包括在(001)半导体区域中形成沟；形成在沟中与半导体区域接触的绝缘薄膜，所述绝缘薄膜生成张应力；在沟之间的半导体区域上方形成门电极；并且在半导体区域中沿着半导体区域的方向<100>形成源区和漏区，从而将门电极下面的半导体区域夹在中间。
18.一种半导体装置制造方法，包括在(001)半导体区域上方形成门电极，在该门电极中掺杂了杂质元素，门电极一旦退火所述杂质元素就会使之膨胀；使门电极退火；并且在半导体区域中沿着半导体区域的方向<100>形成源区和漏区，从而将门电极下面的半导体区域夹在中间。
19.如权利要求18所述的制造方法，其特征在于，杂质元素通过离子注入掺杂到门电极中。
20.一种半导体装置制造方法，包括在(001)半导体区域上方形成门电极；在门电极的侧壁上形成侧壁绝缘薄膜；在侧壁绝缘薄膜的侧面的半导体区域中形成凹槽；以及在凹槽中沿着半导体区域的方向<100>形成具有外延层的源区和漏区，从而将在门电极下面的半导体区域夹在中间。
全文摘要
半导体装置包括半导体区域、源极和漏区、门绝缘薄膜以及门电极。半导体区域具有平面取向(001)。源极和漏区在半导体区域中彼此远离地形成，并且沟道区在半导体区域中源极和漏区之间形成。沟道区的沟道长度方向设置为沿着半导体区域的方向<100>。沿着沟道长度方向生成张应力。门绝缘薄膜形成在源区和漏区之间的半导体区域上。门电极形成在门绝缘薄膜上。
文档编号H01L29/04GK1787230SQ200510129439
公开日2006年6月14日 申请日期2005年12月8日 优先权日2004年12月8日
发明者菰田泰生 申请人:株式会社东芝