专利名称：半导体存储器件及其制造方法
技术领域：
本发明涉及具备浮置栅极电极和控制栅极电极的半导体存储器件及其制造方法。
背景技术：
以往以来，作为半导体存储器之一提出了具备浮置栅极电极FG和控制栅极电极CG的非易失性半导体存储器件。
这种非易失性半导体存储器件，如图19所示，在浮置栅极电极FG、电极间绝缘膜208、以及控制栅极电极CG被加工成所期望的形状后，利用氧化法在整个面上形成栅极侧壁氧化膜212。但是，在形成栅极侧壁氧化膜212时，会在电极间绝缘膜208的上端部和下端部形成被称为所谓的鸟喙的厚膜的鸟喙氧化区域213。因此，会使电极间绝缘膜208的电容降低而导致存储器器件的误动作。伴随该鸟喙氧化区域213的形成所产生的问题，在作为电极间绝缘膜208使用铪氧化膜、锆氧化膜、钽氧化膜等的高电介质氧化膜、或向高电介质氧化膜内掺进杂质的绝缘膜的情况下也同样会发生。
作为避免上述鸟喙的形成的方法，已公开了如下的技术(例如，参看特开平7-249697号公报、特开平8-153814号公报、特开平9-219459号公报)，如图20(a)和(b)所示，通过在电极间绝缘膜208的上下界面预先形成硅氮化层231、232，以防止栅极侧壁氧化时的氧化剂的进入而不会形成鸟喙。
在这种技术中，作为形成硅氮化层231、232的方法，公开了CVD(Chemical Vapor Deposition)法或热氮化法。但当使用CVD法或热氮化法形成硅氮化层231、232时，会出现如下的问题。
在使用CVD法的情况下，控制栅极电极CG与浮置栅极电极FG间的电极间绝缘膜208a的总的物理膜厚将变厚。因此，如图20(b)所示，填埋到相邻的单元之间的控制栅极电极CG的深度P变浅，导致电极间绝缘膜208的电容的降低和相邻单元之间的寄生电容的增大，从而使存储器器件进行误动作。此外，填埋到相邻单元之间的控制栅极电极CG的宽度Q变窄而控制栅极电极CG耗尽化，因而存储器器件进行误动作。此外，当充分确保深度P时，则衬底210与电极间绝缘膜208的距离R变短，因而产生衬底201与控制栅极电极CG间的耐压降低，从而出现存储器器件的动作不良。特别是当深度P、宽度Q、距离R变为大致小于等于100nm时，这些问题将变得显著。
另一方面，在使用热氮化法的情况下，要形成不会形成鸟喙那样的厚度的硅氮化膜231、232，需要高温下长时间的热堆积(バジエツト)。因此，存在导致隧道氧化膜202的膜质劣化、以及存储器器件的可靠性降低这样的问题。
发明内容
本发明的第1观点的半导体存储器件，具备半导体衬底；在上述半导体衬底上形成的隧道绝缘膜；在上述隧道绝缘膜上形成的具有位于上方的第1侧面部分和比该第1侧面部分位于下方的第2侧面部分的浮置栅极电极；与上述浮置栅极电极相邻地设置在上述半导体衬底内的元件隔离沟；从上述浮置栅极电极的上述第2侧面部分沿着上述元件隔离沟的侧面和底面形成的第1元件隔离绝缘膜；在上述第1元件隔离绝缘膜上形成的使上述第1元件隔离绝缘膜的上方的侧面部分露出的第2元件隔离绝缘膜；设置在上述浮置栅极电极、上述第1和第2元件隔离绝缘膜上的第1自由基氮化膜；设置在上述第1自由基氮化膜上的电极间绝缘膜；设置在上述电极间绝缘膜上的含氮膜；以及设置在上述含氮膜上的控制栅极电极；其中，在上述浮置栅极电极的上述第2侧面部分中，在上述浮置栅极电极与上述第1自由基氮化膜之间存在上述第1元件隔离绝缘膜的一部分。
本发明的第2观点的半导体存储器件的制造方法，包括在半导体衬底的上方形成浮置栅极电极的工序；在上述浮置栅极电极的上方形成电极间绝缘膜的工序；利用第1自由基氮化在上述电极间绝缘膜的表面形成第1自由基氮化膜的工序；以及在上述第1自由基氮化膜上形成控制栅极电极的工序。
图1(a)和(b)是表示本发明的实施例1的非易失性半导体存储器件的位线方向和字线方向的剖面图。
图2(a)和(b)～图7(a)和(b)是表示本发明的实施例1的非易失性半导体存储器件的制造工序的位线方向和字线方向的剖面图。
图8(a)和(b)是表示本发明的实施例2的非易失性半导体存储器件的位线方向和字线方向的剖面图。
图9(a)和(b)～图12(a)和(b)是表示本发明的实施例2的非易失性半导体存储器件的制造工序的位线方向和字线方向的剖面图。
图13是表示本发明的实施例3的非易失性半导体存储器件的剖面图。
图14是表示本发明的实施例3的手段例1的非易失性半导体存储器件的剖面图。
图15～图17是表示本发明的实施例3的手段例1的非易失性半导体存储器件的制造工序的剖面图。
图18是表示本发明的实施例3的手段例2的相对于自由基氮化压力的薄膜化率和自由基氮化率的关系的图。
图19是表示现有技术的非易失性半导体存储器件的剖面图。
图20(a)和(b)是表示现有技术的另一种非易失性半导体存储器件的位线方向和字线方向的剖面图。
具体实施例方式
以下，参看图面说明本发明的实施例。在进行该说明时，在全部的图中，对于共通的部分都将赋予共通的参照标号。
实施例1.
实施例1是在浮置栅极电极和控制栅极电极间的电极间绝缘膜上设置有由自由基氮化形成的自由基氮化膜的例子。
图1(a)和(b)是表示本发明的实施例1的非易失性半导体存储器件的剖面图。其中，图1(a)表示位线方向(沟道长度方向)的剖面图，图1(b)表示字线方向(沟道宽度方向)的剖面图。以下，对实施例1的非易失性半导体存储器件进行说明。
如图1(a)和(b)所示，在硅衬底101上将隧道氧化膜夹在中间地设置有浮置栅极电极FG。在该浮置栅极电极FG上设置有电极间绝缘膜108。在该电极间绝缘膜108上设置有由自由基氮化形成的自由基氮化膜109。在该自由基氮化膜109上设置有控制栅极电极CG。在该控制栅极电极CG上设置有掩模材料111。在掩模材料111、控制栅极电极CG、自由基氮化膜109、电极间绝缘膜108、浮置栅极电极FG和隧道氧化膜102的侧面设置有栅极侧壁氧化膜112，在该栅极侧壁氧化膜112上设置有层间绝缘膜115。在硅衬底101内形成有源/漏扩散层114，从而形成了存储器单元晶体管Tr。
如上所述，在电极间绝缘膜108上设置有自由基氮化膜109。因此，在进行用于形成栅极侧壁氧化膜112的氧化时，利用自由基氮化膜109防止氧化剂进入电极间绝缘膜108，从而在电极间绝缘膜108上就不会存在鸟喙氧化区域。但是，在电极间绝缘膜108的两端之下存在鸟喙氧化区域113。该鸟喙氧化区域113是由于上述氧化使电极间绝缘膜108的一部分被氧化而膜厚变厚的区域。
另外，作为电极间绝缘膜108，优选地是硅氧化膜、金属硅酸盐膜、上层由硅氧化膜构成的叠层膜、上层由金属硅酸盐膜构成的叠层膜。在此，作为金属硅酸盐膜的金属的一个例子，例如，可以列举出铝(Al)、锆(Zr)、镧(La)、铪(Hf)、钽(Ta)等。在本实施例中，作为电极间绝缘膜108可以列举出使用ONO(Oxide/Nitride/Oxide)膜的情况下的例子。
自由基氮化膜109，是通过使电极间绝缘膜108的表面自由基氮化而形成的含氮膜。因此，自由基氮化膜109利用成为基底的电极间绝缘膜108的材料，变为例如硅氧氮化膜、硅氮化膜等。在本实施例中，举出的是自由基氮化膜109为硅氧氮化膜的情况下的例子。
图2(a)和(b)～图7(a)和(b)是表示本发明的实施例1的非易失性半导体存储器件的制造工序的剖面图。其中，各个图(a)表示位线方向(沟道长度方向)的剖面图，各个图(b)表示字线方向(沟道宽度方向)的剖面图。以下，对实施例1的非易失性半导体存储器件的制造方法进行说明。
首先，如图2(a)和(b)所示，利用热氧化法，在掺进所期望的杂质的硅衬底101的表面形成具有例如10nm的厚度的隧道氧化膜102。接着，利用CVD(Chemical Vapor Deposition)法依次淀积成为浮置栅极电FG的具有例如100nm的厚度的掺磷多晶硅层103、以及用于进行元件隔离加工的掩模材料(例如，硅氮化膜)104。然后，利用使用光刻胶掩模(未图示)的RIE(Reactive Ion Etching)法，依次对掩模材料104、多晶硅层103和隧道氧化膜102进行蚀刻加工。进而，蚀刻硅衬底101的露出区域而在硅衬底101内形成具有例如100nm的深度D的元件隔离沟105。
接着，如图3(a)和(b)所示，向元件隔离沟105内和掩模材料104上淀积例如由硅氧化膜构成的元件隔离绝缘膜106，用该元件隔离绝缘膜106完全地填埋元件隔离沟105。然后，直到掩模材料104露出为止，利用CMP(Chemical Mechanical Polish)法使元件隔离绝缘膜106的上表面平坦化。
接着，如图4(a)和(b)所示，有选择地蚀刻除去露出的掩模材料104。接着，直到元件隔离绝缘膜106的上表面位于多晶硅层103的上表面之下为止，使用稀氢氟酸溶液蚀刻除去元件隔离绝缘膜106的一部分。由此，在相邻的多晶硅层103(浮置栅极电极FG)间形成沟107，使多晶硅层103的侧壁面107a露出。该侧壁面107a的高度H例如是50nm。此外，相邻的多晶硅层103(浮置栅极电极FG)的间隔(元件隔离绝缘膜106的宽度)W，例如是50nm。
接着，如图5(a)和(b)所示，利用CVD法在沟107内和多晶硅层103上形成电极间绝缘膜108。该电极间绝缘膜108是具有例如15nm的厚度ONO膜。该ONO膜由分别具有例如5nm的厚度的硅氧化膜/硅氮化膜/硅氧化膜这3层膜构成。
接着，在将硅衬底101设置到自由基氮化室(未图示)内之后，将硅衬底101加热到400℃，一边使氮(N2)气40sccm和氩(Ar)气1000sccm的混合气体向室内流入一边将压力调整为6Pa，导入功率1kW的微波而生成自由基氮，将电极间绝缘膜108的表面进行90秒自由基氮化。其结果，在电极间绝缘膜108的表面上形成自由基氮化膜109。该自由基氮化膜109，通过使自由基氮向电极间绝缘膜108的表层部分扩散而形成。其中，在作为电极间绝缘膜108的ONO膜的上部的硅氧化膜的表层部分，作为自由基氮化膜109形成具有例如2nm的厚度的硅氧氮化膜。
另外，其中所谓自由基氮，指的是激励状态的氮原子、基态的氮原子、以及激励状态的氮分子，也包括电中性的氮原子和带电的氮原子。只要含有这些之中的一种或一种以上，就具有上述的作用。此外，所谓自由基氮化，指的是将上述的自由基氮之中的1种或1种以上作为氮化组分的氮化方法，典型的自由基氮密度小于等于1E12cm-3。另外，要提高氮化效率而缩短氮化工序的处理时间，优选大于等于1E15cm-3的自由基氮密度。
此外，其中，虽然是在氮气与氩气的混合气体环境中进行电极间绝缘膜108的表面的自由基氮化，但自由基氮化方法并不限于此。也可以是其它的含氮气体、或其它的含氮气体与稀有气体的混合气体。但是，为了防止因氢或氯等的氮以外的元素混入到自由基氮化膜109中而使绝缘性劣化，优选地只用氮气或用氮气与稀有气体的混合气体生成氮自由基。进而，为了提高自由基氮化的生成效率，混合稀有气体为好。
此外，其中，向设置了硅衬底101的反应室内导入微波以生成自由基氮，而形成自由基氮化膜109。但自由基氮化方法并不限于此，为了减轻由所谓的等离子体损伤所造成的隧道氧化膜102与电极间绝缘膜108的劣化，也可以将在与反应室分开的其它室内生成的自由基氮移送到反应室内，而形成自由基氮化膜109。此外，在进一步厚地形成自由基氮化膜109的情况下，也可以将硅衬底101直接设置到含自由基氮的等离子体中、或者对硅衬底101施加偏压而引入激励的氮离子。
接着，如图6(a)和(b)所示，利用CVD法向自由基氮化膜109上淀积成为控制栅极电极CG的具有例如100nm的厚度的导电层110。该导电层110是例如由多晶硅层/钨硅化物层构成的2层结构。进而，利用CVD法向该导电层110上淀积RIE的掩模材料111。然后，利用使用光刻胶掩模(未图示)的RIE法，依次地蚀刻加工掩模材料111、导电层110、自由基氮化膜109、电极间绝缘膜108、多晶硅层103和隧道氧化膜102。这时，形成字线方向的缝隙部SL。这样，形成了所期望形状的浮置栅极电极FG和控制栅极电极CG。
接着，如图7(a)和(b)所示，将热氧化法和CVD法组合起来在硅衬底101上，在隧道氧化膜102、浮置栅极电极FG、电极间绝缘膜108、自由基氮化膜109、控制栅极电极CG和掩模材料111的侧面上、以及掩模材料111上形成由例如硅氧化膜构成的栅极侧壁氧化膜112。这时，在电极间绝缘膜108的端部之下形成鸟喙氧化区域113。
接着，如图1(a)和(b)所示，使用离子注入法在硅衬底101内形成源/漏扩散层114。进而，利用CVD法在栅极侧壁氧化膜112上形成层间绝缘膜115。然后，通过使用周知的方法形成布线层等来完成非易失性半导体存储器件。
按照上述实施例1，利用自由基氮化在电极间绝缘膜108上形成了自由基氮化膜109。因此，在形成栅极侧壁氧化膜112时，由于电极间绝缘膜108的上表面用自由基氮化膜109保护，所以即使经过了氧化工序，也不会在电极间绝缘膜108的上表面形成鸟喙氧化区域。进而，由于自由基氮化膜109是使自由基氮向形成电极间绝缘膜108的表层部分扩散而形成的，所以几乎能够忽视由自由基氮化膜109的形成所造成的电极间绝缘膜108的物理膜厚的增加。由于以上的事项，所以几乎不会增加浮置栅极电极FG与控制栅极电极CG间的电极间绝缘膜108a的总的物理膜厚，而能够在形成栅极侧壁氧化膜112时的氧化工序中抑制在电极间绝缘膜108a上形成鸟喙。
此外，如上所述，电极间绝缘膜108a的总的物理膜厚几乎不增加。因此，能够避免伴随相邻单元间的寄生电容的增大、控制栅极电极CG的耗尽化、硅衬底101与控制栅极电极CG间的耐压降低的存储器器件的动作不良。另外，在相邻的浮置栅极电极FG的间隔(元件隔离绝缘膜106的宽度)W小于等于100nm的情况下，电极间绝缘膜108a的物理膜厚不增加的效果会变得明显。
此外，如上所述，自由基氮化膜109是由自由基氮化形成的。因此，由于形成电极间绝缘膜108的表层部(例如，在ONO膜的情况下，上部硅氧化膜的表层部)的介电系数将增加，所以电极间绝缘膜108的电容增加。因此，还具有存储器单元的耦合比增加等的效果。进而，如上述实施例所示，当使用不含氢的气体进行自由基氮化时，由于自由基氮化膜109的绝缘性有所提高而抑制了在电极间绝缘膜108中流动的电荷泄漏，所以还具有提高存储器单元的电荷保持特性等的效果。
实施例2.
相对于在实施例1中仅在电极间绝缘膜之上设置了自由基氮化膜，在实施例2中，在电极间绝缘膜的上下设置有自由基氮化膜。
图8(a)和(b)表示本发明的实施例2的非易失性半导体存储器件的剖面图。其中，图8(a)表示位线方向(沟道长度方向)的剖面图，图8(b)表示字线方向(沟道宽度方向)的剖面图。以下，对实施例2的非易失性半导体存储器件进行说明。
如图8(a)和(b)所示，在实施例2中，与实施例1不同之处是不仅在电极间绝缘膜108之上设置有自由基氮化膜109，在该电极间绝缘膜108之下也设置有自由基氮化膜120这一点。因此，在进行用于形成栅极侧壁氧化膜112的氧化时，由于电极间绝缘膜108的上表面和下表面由自由基氮化膜109、120保护，所以在电极间绝缘膜108上下都不会形成鸟喙氧化区域。
如图8(b)所示，电极间绝缘膜108之下的自由基氮化膜120通过使浮置栅极电极FG和元件隔离绝缘膜106的露出面自由基氮化来形成。因此，由于成为基底的材质的不同，而在例如由多晶硅层103构成的浮置栅极电极FG上形成硅氮化膜120a，在例如由硅氧化膜构成的元件隔离绝缘膜106上形成硅氧氮化膜120b。这样，电极间绝缘膜108之下的自由基氮化膜120(120a、120b)利用成为基底的浮置栅极电极FG和元件隔离绝缘膜106的材料进行各种变更。
另外，作为电极间绝缘膜108，与实施例1同样，优选地是硅氧化膜、金属硅酸盐膜、上层由硅氧化膜构成的叠层膜、上层由金属硅酸盐膜构成的叠层膜。在本实施例中，作为电极间绝缘膜108以使用铝硅酸盐膜的的情况为例子。
图9(a)和(b)～图12(a)和(b)是表示本发明的实施例2的非易失性半导体存储器件的制造工序的剖面图。其中，各个图(a)表示位线方向(沟道长度方向)的剖面图，各个图(b)表示字线方向(沟道宽度方向)的剖面图。以下，对实施例2的非易失性半导体存储器件的制造方法进行说明。
首先，如图9(a)和(b)所示，用与上述实施例1同样的方法(参看图2(a)和(b)～图4(a)和(b))在相邻的多晶硅层103(浮置栅极电极FG)间形成沟107，而使多晶硅层103的侧壁面107a露出。该侧壁面107a的高度H例如是50nm。此外，相邻的浮置栅极电极FG的间隔(元件隔离绝缘膜106的宽度)W例如是50nm。
接着，如图10(a)和(b)所示，在硅衬底101被设置到自由基氮化室(未图示)内之后，将硅衬底101加热到400℃，一边使氮气40sccm和氩气1000sccm流入室内，一边将压力调整为6Pa，并导入功率1kW的微波而生成自由基氮，从而对多晶硅层103和元件隔离绝缘膜106的表面进行90秒自由基氮化。其结果，形成了自由基氮化膜120。其中，在多晶硅层103的露出面上形成具有例如1nm的厚度的硅氮化膜120a，在由硅氧化膜构成的元件隔离绝缘膜106的露出面上形成具有例如1nm的厚度的硅氧氮化膜120b。
接着，在自由基氮化膜120上形成电极间绝缘膜108。其中，作为电极间绝缘膜108，例如利用ALD(Atomic Layer Deposition)法淀积具有15nm的厚度的铝硅酸盐膜。
进而，在硅衬底101被设置到自由基氮化室(未图示)内之后，将硅衬底101加热到400℃，一边向室内流入氮气40sccm和氩气1000sccm，一边将压力调整为6Pa，导入功率1kW的微波而生成自由基氮，从而对电极间绝缘膜108的表面进行90秒自由基氮化。其结果，在电极间绝缘膜108的表面上形成自由基氮化膜109。该自由基氮化膜109是使氮自由基向电极间绝缘膜108的表层部分扩散而形成的。其中，作为自由基氮化膜109形成具有例如1nm的厚度的硅氧氮化膜。
另外，其中，所谓自由基氮，指的是激励状态的电中性的氮原子和激励状态的带电的氮离子，其中哪一方都具有上述的作用。
此外，其中，虽然是在氮气与氩气的混合气体环境中进行电极间绝缘膜108的表面的自由基氮化的，但自由基氮化方法并不限于此。也可以用其它含氮气体或其它含氮气体与稀有气体的混合气体。但是，优选地仅用氮气、或用氮气与稀有气体的混合气体生成氮自由基。这是因为在元件隔离绝缘膜106的露出面上形成的硅氧氮化膜120b的氢含量被充分降低，而能够避免伴随相邻的浮置栅极电极FG间的电荷移动的存储器器件的误动作的缘故。
接着，如图11(a)和(b)所示，利用CVD法向自由基氮化膜109上淀积成为控制栅极电极CG的具有例如100nm的厚度的导电层110。该导电层110是例如由多晶硅层/钨硅化物层构成的2层结构。进而，利用CVD法向该导电层110上淀积RIE的掩模材料111。然后，利用使用光刻胶掩模(未图示)的RIE法，依次对掩模材料111、导电层110、自由基氮化膜109、电极间绝缘膜108、硅氮化膜120a、多晶硅层103和隧道氧化膜102进行蚀刻加工。这时，形成字线方向的缝隙部SL。这样，就形成所期望的形状的浮置栅极电极FG和控制栅极电极CG。
接着，如图12(a)和(b)所示，将热氧化法和CVD法组合起来，在硅衬底101上；在隧道氧化膜102、浮置栅极电极FG、硅氮化膜120a、电极间绝缘膜108、自由基氮化膜109、控制栅极电极CG以及掩模材料111的侧面上；以及掩模材料111上形成例如由硅氧化膜构成的栅极侧壁氧化膜112。另外，这时在电极间绝缘膜108的端部之下和端部之上没有形成鸟喙氧化区域。
接着，如图8(a)和(b)所示，使用离子注入法在硅衬底101内形成源/漏扩散层114。进而，利用CVD法在栅极侧壁氧化膜112上形成层间绝缘膜115。然后，通过使用众所周知的方法形成布线层等而完成非易失性半导体存储器件。
按照上述实施例2，能够得到与实施例1同样的效果。此外，在实施例2中，在浮置栅极电极FG和控制栅极电极CG间，利用自由基氮化在电极间绝缘膜108之下形成了自由基氮化膜120(硅氮化膜120a)。因此，在栅极侧壁氧化膜112的形成时，由于电极间绝缘膜108之下用自由基氮化膜120(硅氮化膜120a)保护，所以即使经过氧化工序也不会在电极间绝缘膜108的下部形成鸟喙氧化区域。因此，与实施例1相比，能够大幅度地抑制鸟喙的形成，从而能够有效地防止电极间绝缘膜108的电容降低。
此外，通过进行自由基氮化，提高了在元件隔离绝缘膜106的表面形成的硅氧氮化膜120b膜质，从而能够进一步防止伴随相邻的浮置栅极电极FG间的电荷移动的器件误动作。
此外，控制栅极电极CG与浮置栅极电极FG间的电极间绝缘膜108a的总的物理膜厚的增加，仅是硅氮化膜120a的厚度2nm左右。因此，本实施例也不会大幅度地增加电极间绝缘膜108a的总的物理膜厚。因此，几乎不会出现相邻单元间的寄生电容的增大、控制栅极电极的耗尽化、硅衬底101与控制栅极电极CG间的耐压降低的问题，从而能够避免存储器器件的动作不良。
实施例3.
当相邻的浮置栅极FG1、FG2间的沟107是高纵横比/峡谷口时，在形成在由ONO膜构成的电极间绝缘膜108的上下设置自由基氮化膜109、120的结构(以下称为NONON结构)的情况下，沟107的侧壁面的自由基氮化膜120(120a)的膜厚Tside在浮置栅极电极FG1、FG2的下方的X部分(沟107的下方的侧面部分)上常常会变薄(参看图13)。因此认为是由于自由基氮化难以到达沟107的底部而自由基氮化的供给量不足的缘故。在这种情况下，X部分的浮置栅极电极FG和控制栅极电极CG间的电荷泄漏增大，而存在电荷保持特性恶化的可能。
因此，在实施例3中，作为解决上述问题的一个例子，使用以下的(1)、(2)的手段。
(1)将图13的X部分做成为ONONON结构(在NONON结构的最下层设置氧化膜的结构)(手段1)。
(2)利用大于等于5Pa(优选地大于等于10Pa)的氮化压力的自由基氮化形成NONON结构的最下层的自由基氮化膜(手段2)。
另外，上述问题，在沟107的纵横比大于等于1而且开口宽度W小于等于100nm时显著化，在沟107的纵横比大于等于2而且开口宽度W小于等于50nm时变得更为显著。
下面，对上述手段例1和手段例2的详细情况进行说明。
(1)手段例1图14是表示本发明的实施例3的手段例1的非易失性半导体存储器件的剖面图。该图14是字线方向(沟道宽度方向)的剖面图。以下，对实施例3的手段例1的非易失性半导体存储器件进行说明。
如图14所示，在硅衬底101内形成了元件隔离沟105，在该元件隔离沟105内形成元件隔离绝缘膜106。由此，相邻的浮置栅极电极FG1、FG2被隔离。
由于浮置栅极电极FG1、FG2比元件隔离绝缘膜106更往上方突出，所以在相邻的浮置栅极电极FG1、FG2间的元件隔离绝缘膜106上形成沟107。
在浮置栅极电极FG1、FG2的露出面和元件隔离绝缘膜106的露出面(沟107的侧面和底面)设置有自由基氮化膜120。该自由基氮化膜120通过使浮置栅极电极FG和元件隔离绝缘膜106的露出面自由基氮化而形成。因此，由于成为基底的材质的不同，在由例如多晶硅层103构成的浮置栅极电极FG上形成硅氮化膜120a，在由例如硅氧化膜构成的元件隔离绝缘膜106上形成硅氧氮化膜120b。这样，自由基氮化膜120(120a、120b)利用成为基底的浮置栅极电极FG和元件隔离绝缘膜106的材料进行各种变更。
在自由基氮化膜120上设置有电极间绝缘膜108，在该电极间绝缘膜108上设置有自由基氮化膜109。该自由基氮化膜109，通过使电极间绝缘膜108的露出面自由基氮化而形成。并且，在自由基氮化膜109上设置有控制栅极电极CG。
元件隔离绝缘膜106由第1元件隔离绝缘膜106a和第2元件隔离绝缘膜106b构成。第1元件隔离绝缘膜106a从浮置栅极电极FG的下方的侧面部分沿着元件隔离沟105的侧面和底面形成。第2元件隔离绝缘膜106b在第1元件隔离绝缘膜106a上形成。
第2元件隔离绝缘膜106b的上表面位于第1元件隔离绝缘膜106a的最上面之下，使第1元件隔离绝缘膜106a的上方的侧面露出。因此，第1元件隔离绝缘膜106a也比第2元件隔离绝缘膜106b更往上方突出。因此，在浮置栅极电极FG1、FG2的下方的侧面部分，第1元件隔离绝缘膜106a的一部分存在于浮置栅极电极FG1、FG2与自由基氮化膜120(120b)之间。因此，在X部分、既在浮置栅极电极FG1、FG 2的下方的侧面部分(沟107的下方的侧面部分)，由于成为第1元件隔离绝缘膜(氧化膜)106a/自由基氮化膜120(120a)/电极间绝缘膜(ONO膜)108/自由基氮化膜109的叠层结构，所以形成了ONONON结构。
第1元件隔离绝缘膜106a的最上表面位于浮置栅极电极FG1、FG2的上表面之下，使浮置栅极电极FG1、FG2的上方的侧面部分露出。因此，在浮置栅极电极FG1、FG2的上方的侧面部分，在浮置栅极电极FG1、FG2与自由基氮化膜120(120a)之间就不存在第1元件隔离绝缘膜106a。换句话说，自由基氮化膜120(120a)与浮置栅极电极FG1、FG2的上方的侧面部分接触。因此，在Y部分、既在浮置栅极电极FG1、FG2的上方的侧面部分(沟107的上方的侧面部分)，由于成为自由基氮化膜120(120a)/电极间绝缘膜(ONO膜)108/自由基氮化膜109的叠层结构，所以形成了NONON结构。
这样，在浮置栅极电极FG1、FG2的侧面(沟107的侧面)，相对于X部分成为ONONON结构，Y部分则形成NONON结构，X部分和Y部分结构不同。这是因为优选地在X部分设置第1元件隔离绝缘膜106a，而在Y部分不设置第1元件隔离绝缘膜106a的缘故。其理由如下。
第1，这是因为当直到Y部分为止设置第1元件隔离绝缘膜106a时，则电极间绝缘膜108的电容降低的缘故。另外，为了避免降低，需要将浮置栅极电极FG1、FG2的高度A形成得更大，其结果，存在由于单元形状加工的难度增高而且在纸面垂直方向的相邻的浮置栅极电极FG1、FG2间的寄生电容增加而导致产生误动作这样的问题。
第2，这是因为当直到Y部分为止设置第1元件隔离绝缘膜106a时，则相邻的浮置栅极电极FG1、FG2间的距离W1就变短，从而会产生由控制栅极电极CG的耗尽化所造成的误动作的问题。
优选地第1元件隔离绝缘膜106a为例如HTO(High TemperatureOxide)膜、硅氧化膜等的氧化膜。这是因为氧化膜对于电荷的势垒高，所以能够提高抑制浮置栅极电极FG和控制栅极电极CG间的电荷泄漏的效果的缘故。
另外，由于第1元件隔离绝缘膜106a并不限于氧化膜，用其它绝缘膜也具有隔开浮置栅极电极FG和控制栅极电极CG间的距离的效果，所以例如也可以用硅氧氮化膜、硅氮化膜、高电介质绝缘膜等。
但是，作为第1元件隔离绝缘膜106a的材料，为了提高抑制浮置栅极电极FG与控制栅极电极CG间的电荷泄漏的效果，优选地是对于电荷的势垒高的材料，为了避免存储器因相邻的浮置栅极电极FG1、FG2间的电容降低而相邻单元间的干扰进行误动作，优选地是介电系数低的材料。从这些观点考虑，可以说作为第1元件隔离绝缘膜106a的材料硅氧化膜是最为理想的。
优选地第2元件隔离绝缘膜106b是比第1元件隔离绝缘膜106a蚀刻速率快的绝缘膜。例如，第2元件隔离绝缘膜106b由聚硅氮烷膜、HDP(High Density Plasma)氧化膜等构成。
电极间绝缘膜108之下的自由基氮化膜120在X部分和Y部分膜厚不同。这是因为使用自由基氮化工艺的缘故。因此，X部分的ONONON结构的自由基氮化膜120(120b)的厚度变得比Y部分的NONON结构的自由基氮化膜120(120a)的厚度薄。
同样，电极间绝缘膜108上的自由基氮化膜109在X部分和Y部分的膜厚也不同。这是因为使用自由基氮化工艺的缘故。因此，X部分的ONONON结构的自由基氮化膜109的厚度变得比Y部分的NONON结构的自由基氮化膜109的厚度薄。
在图14中，优选地浮置栅极电极FG1、FG2的高度A、从浮置栅极电极FG1、FG2的上表面到第1元件隔离绝缘膜106a的上表面的距离B、从浮置栅极电极FG1、FG2的底面到第1元件隔离绝缘膜106a的上表面的距离C、以及从第2元件隔离绝缘膜106b的上表面到第1元件隔离绝缘膜106a的上表面的距离F，从“浮置栅极电极FG和控制栅极电极CG间的电荷泄漏的抑制”和“避免电极间绝缘膜108的电容降低”的折衷的关系方面来看实现最优化。
在图14中，确保硅衬底101与控制栅极电极CG的距离是重要的。这是因为给两者施加高电压，所以存在绝缘破坏的可能的缘故。因此，优选地硅衬底101与控制栅极电极CG的距离E做成为在硅衬底101与控制栅极电极CG间不产生绝缘破坏的距离。
图15～图17表示本发明的实施例3的手段例1的非易失性半导体存储器件的制造工序的剖面图。其中，各个图表示字线方向(沟道宽度方向)的剖面图。以下，对实施例3的手段例1的非易失性半导体存储器件的制造方法进行说明。
首先，用与上述实施例1同样的方法(参看图2(a)和(b))在硅衬底101内形成元件隔离沟105。
接着，如图15所示，向元件隔离沟105内的露出表面和掩模材料104上淀积元件隔离绝缘膜106，用该元件隔离绝缘膜106将元件隔离沟105完全填埋。该元件隔离绝缘膜106由第1元件隔离绝缘膜106a和第2元件隔离绝缘膜106b构成。其中，第1元件隔离绝缘膜106a是蚀刻速率慢的绝缘膜，由例如HTO膜等构成。第2元件隔离绝缘膜106b是在第1元件隔离绝缘膜106a之上形成的蚀刻速率比第1元件隔离绝缘膜106a快的绝缘膜，由例如聚硅氮烷膜或HDP氧化膜等构成。然后，直到掩模材料104露为止利用CMP法使元件隔离绝缘膜106的上表面平坦化。
接着，如图16所示，用热磷酸有选择地蚀刻除去掩模材料104。接着，使用稀氢氟酸溶液蚀刻元件隔离绝缘膜106的一部分。其中，在第1和第2元件隔离绝缘膜106a、106b上存在蚀刻速率差。因此，第1元件隔离绝缘膜106a的上表面变得比多晶硅层103的上表面低，所以多晶硅层103的侧壁面107a露出，进而，第2元件隔离绝缘膜106b的上表面变得比第1元件隔离绝缘膜106a的上表面低，所以第1元件隔离绝缘膜106a的侧壁面107b露出。由此，在相邻的多晶硅层103(浮置栅极电极FG)间形成了具有台阶的沟107。
接着，如图17所示，在自由基氮化室(未图示)内设置硅衬底101之后，将硅衬底101加热到400℃，一边向室内流入氮气40sccm和氩气1000sccm一边将压调整为6Pa，导入功率1kW的微波而生成自由基氮，从而对多晶硅层103和元件隔离绝缘膜106的表面进行90秒自由基氮化。其结果，在多晶硅层103的露出面上形成硅氮化膜120a，在元件隔离绝缘膜106的露出面上形成硅氧氮化膜120b。
接着，在自由基氮化膜120a和硅氧氮化膜120b上形成电极间绝缘膜108。其中，作为电极间绝缘膜108，利用CVD法形成具有例如15nm的厚度的ONO膜。然后，与上述实施例1同样，利用自由基氮化形成自由基氮化膜109。
接着，如图14所示，依次向自由基氮化膜109上淀积导电层110和掩模材料111并进行蚀刻加工。由此，形成所期望形状的浮置栅极电极FG和控制栅极电极CG。接着，利用热氧化法形成栅极侧壁氧化膜112。这时，在电极间绝缘膜108的端部之下和端部之上不会形成鸟喙氧化区域。进而，形成源/漏扩散层114、层间绝缘膜115。然后，使用众所周知的方法形成布线层等，从而完成非易失性半导体存储器件。
按照上述实施例3的手段例1，则沟107为高纵横比/峡谷口的情况下，在浮置栅极电极FG1、FG2的下方的X部分也会存在第1元件隔离绝缘膜106a。因此，X部分的绝缘膜(第1元件隔离绝缘膜106a、自由基氮化膜120、电极间绝缘膜108、自由基氮化膜109)的合计膜厚变厚，从而能够隔开浮置栅极电极FG与控制栅极电极CG间的距离。因此，能够抑制浮置栅极电极FG与控制栅极电极CG间的电荷泄漏而确保电荷保持特性。
此外，在用氧化膜形成第1元件隔离绝缘膜106a的情况下，由于氧化膜是对于电荷的势垒高的材料，所以能够进一步抑制浮置栅极电极FG与控制栅极电极CG间的电荷泄漏而确保电荷保持特性。
(2)手段例2图18表示本发明的实施例3的手段例2的相对于自由基氮化压力的薄膜化率和自由基氮化率的关系。本图中的薄膜化率Tside/Ttop，在设浮置栅极电极FG1、FG2的上表面部分的自由基氮化膜120(120a)的膜厚为Ttop，设浮置栅极电极FG1、FG2的侧面部分的自由基氮化膜120(120a)是膜厚为Tside的情况下，表示沟107的底部附近的自由基氮化膜120的薄膜化率(参看图13)。另外，其中，自由基氮化膜120(120a)的膜厚Tside是从浮置栅极电极FG1、FG2的上表面下降50nm的位置上的膜厚。
如图18所示，高压侧的自由基氮化率，通常由于电子温度降低而减小。另一方面，低压侧的自由基氮化率，通常由于自由基密度降低而减小。并且，在自由基密度降低的压力区域(小于5Pa的区域)中，作为氮化剂的自由基氮的平均自由程变长，向高纵横比/峡谷口的沟107的底部附近的侧壁供给的自由基氮的供给量减少。因此，产生自由基氮化膜120的薄膜化。因此，只要在自由基氮化率成为峰值的大于等于压力(5Pa)的高压侧形成自由基氮化膜120，就能够避免薄膜化。
由以上可知，优选地形成NONON结构的最下层的自由基氮化膜120时的自由基氮化以大于等于5Pa(优选地大于等于10Pa)的氮化压力进行。此外，优选地氮化压力的上限值小于等于1kPa(优选地小于等于100Pa)。这是因为要确保自由基氮化的成膜速率(避免氮化工序的工艺时间变长)的缘故。
形成NONON膜的最上层的自由基氮化膜109时的自由基氮化，只要根据在“防止鸟喙形成”和“防止控制栅极电极的耗尽化”之中重视哪一方，如下地选择自由基氮化压力即可。
首先，在重视防止鸟喙形成的情况下，形成自由基氮化膜109时的自由基氮化用大于等于5Pa(优选地大于等于10Pa)的氮化压力进行即可。在这种情况下，由于能够抑制自由基氮化膜109在浮置栅极电极FG1、FG2的侧壁的沟107的底部附近薄膜化，所以在栅极侧壁氧化时，能够防止向控制栅极电极CG和电极间绝缘膜108的界面上的鸟喙形成。其结果，能够防止电极间绝缘膜108的电容的降低。另外，在这种情况下，优选地氮化压力的上限值小于等于1kPa(优选地小于等于100Pa)。
另一方面，在重视防止控制栅极电极CG的耗尽化的情况下，形成自由基氮化膜109时的自由基氮化用小于5Pa的氮化压力进行即可。在这种情况下，由于能够形成薄的自由基氮化膜109，因而能够抑制相邻的浮置栅极电极FG1、FG2间的距离W缩短，所以能够防止控制栅极电极CG的耗尽化。
另外，在Ar/N2的流量为1000sccm/40sccm，微波功率为1000W的自由基氮化中，上述临界压力是5Pa。
按照上述实施例3的手段例2，在相邻的浮置栅极电极FG1、FG2间的距离W为例如小于等于100nm的沟107内形成自由基氮化膜120的情况下，将自由基氮化压力设定为大于等于5Pa(优选地大于等于10Pa)。由此，由于能够避免沟107的底部附近的自由基氮化膜120的薄膜化，所以能够抑制控制栅极电极CG和浮置栅极电极FG间的电荷泄漏而确保电荷保持特性。
另外，本实施例，虽然是举出NONON结构的例子进行说明，但并不限定于该NONON结构，也可以在用自由基氮化形成电极间绝缘膜108的最下层和最上层的情况下应用。
此外，将本实施例的手段例1和手段例2组合起来当然也是可能的。
除此之外，本发明并不限定于上述各个实施例，在实施阶段中，在不脱离其宗旨的范围内能够如下地进行各种的变形。
(1)在上述各个实施例中，虽然表示在形成隧道氧化膜102之后再形成元件隔离绝缘膜106的制造方法，但并不限于此。也可以是在形成元件隔离绝缘膜106之后再形成隧道氧化膜102的制造方法。
(2)也可以仅在电极间绝缘膜108与浮置栅极电极FG间设置自由基氮化膜而不在电极间绝缘膜108与控制栅极电极CG间设置自由基氮化膜。
(3)上述各个实施例的自由基氮化膜，与利用CVD法或热氮化法形成的氮化膜材质不同。例如，自由基氮化膜的膜质具有几乎不含氢或氯等的杂质的特性。此外，这样的自由基氮化膜的特性，能够用SIMS(SecondaryIon Mass Spectroscopy)或XPS(X-ray Photoelectron Spectroscopy)等各种方法进行分析。
(4)在上述各个实施例中，在电极间绝缘膜108的上下的至少一方形成了含氮膜。该含氮膜，可以是含氮绝缘膜也可以是含氮导电膜。因此，在上述各个实施例中，作为含氮膜，虽然举出作为含氮绝缘膜的自由基氮化膜的例子，但也可以是钛氮化膜等的含氮导电膜。在这样的含氮导电膜的情况下，也可以在抑制电极间绝缘膜108的物理膜厚的增加的同时抑制向电极间绝缘膜108形成鸟喙。
(5)在上述各个实施例中，虽然使用的是半导体衬底，但并不限于此。例如，也可以使用具有半导体衬底和半导体层以及设置在这些半导体衬底与半导体层间的填埋绝缘膜的SOI(Silicon On Insulator)衬底。
对于本专业的技术人员来说会容易地想到其它的优点和变形。因此，本发明在其多的实施方式方面并不限于这里所示和所述的细节和优选实施例。此外，在不脱离本发明的由所附权利要求及其等效内容所定义的总的方面的概念的宗旨的范围内能够进行各种的变形。
权利要求
1.一种半导体存储器件，其特征在于，具备半导体衬底；在上述半导体衬底上形成的隧道绝缘膜；在上述隧道绝缘膜上形成的具有位于上方的第1侧面部分和比该第1侧面部分位于下方的第2侧面部分的浮置栅极电极；与上述浮置栅极电极相邻地设置在上述半导体衬底内的元件隔离沟；从上述浮置栅极电极的上述第2侧面部分沿着上述元件隔离沟的侧面和底面形成的第1元件隔离绝缘膜；在上述第1元件隔离绝缘膜上形成的使上述第1元件隔离绝缘膜的上方的侧面部分露出的第2元件隔离绝缘膜；设置在上述浮置栅极电极、上述第1和第2元件隔离绝缘膜上的第1自由基氮化膜；设置在上述第1自由基氮化膜上的电极间绝缘膜；设置在上述电极间绝缘膜上的含氮膜；以及设置在上述含氮膜上的控制栅极电极；其中，在上述浮置栅极电极的上述第2侧面部分中，在上述浮置栅极电极与上述第1自由基氮化膜之间存在上述第1元件隔离绝缘膜的一部分。
2.根据权利要求1所述的器件，其中，在上述浮置栅极电极的上述第1侧面部分中，在上述浮置栅极电极与上述第1自由基氮化膜之间不存在上述第1元件隔离绝缘膜。
3.根据权利要求1所述的器件，其中，上述浮置栅极电极的上述第2侧面部分中的上述第1自由基氮化膜的膜厚，比上述浮置栅极电极的上述第1侧面部分中的上述第1自由基氮化膜的膜厚薄。
4.根据权利要求1所述的器件，其中，上述第1元件隔离绝缘膜是氧化膜。
5.根据权利要求1所述的器件，其中，上述含氮膜是第2自由基氮化膜。
6.根据权利要求1所述的器件，其中，上述电极间绝缘膜是硅氧化膜、金属硅酸盐膜、上层为由硅氧化膜构成的叠层膜、以及上层为由金属硅酸盐膜构成的叠层膜中的任何一者。
7.一种半导体存储器件的制造方法，包括在半导体衬底的上方形成浮置栅极电极的工序；在上述浮置栅极电极的上方形成电极间绝缘膜的工序；利用第1自由基氮化在上述电极间绝缘膜的表面形成第1自由基氮化膜的工序；以及在上述第1自由基氮化膜上形成控制栅极电极的工序。
8.根据权利要求7所述的方法，其中，在形成上述第1自由基氮化膜时用氮气与稀有气体的混合气体形成氮自由基、或者仅用氮气形成氮自由基。
9.根据权利要求7所述的方法，其中，上述电极间绝缘膜是硅氧化膜、金属硅酸盐膜、上层由硅氧化膜构成的叠层膜、以及上层由金属硅酸盐膜构成的叠层膜中的任何一者。
10.根据权利要求7所述的方法，其中，上述第1自由基氮化的氮化压力大于等于5Pa且小于等于1kPa。
11.根据权利要求7所述的方法，其中，上述第1自由基氮化的氮化压力大于等于10Pa且小于等于100Pa。
12.根据权利要求7所述的方法，其中，上述第1自由基氮化的氮化压力小于5Pa。
13.根据权利要求7所述的方法，还包括利用第2自由基氮化在上述浮置栅极电极与上述电极间绝缘膜之间形成第2自由基氮化膜的工序。
14.根据权利要求13所述的方法，其中，上述第2自由基氮化的氮化压力大于等于5Pa且小于等于1kPa。
15.根据权利要求13所述的方法，其中，上述第2自由基氮化的氮化压力大于等于10Pa且小于等于100Pa。
16.根据权利要求7所述的方法，还包括在上述半导体衬底上形成隧道绝缘膜的工序；在上述隧道绝缘膜上形成上述浮置栅极电极的工序；蚀刻上述浮置栅极电极、上述隧道绝缘膜和上述半导体衬底而形成元件隔离沟的工序；在上述元件隔离沟的露出表面形成第1元件隔离绝缘膜的工序；在上述第1元件隔离绝缘膜上形成第2元件隔离绝缘膜的工序；通过有选择地除去上述第1和第2元件隔离绝缘膜，使上述浮置栅极电极的上方的第1侧面部分露出，并使上述第1元件隔离绝缘膜的上方的侧面部分露出的工序；利用第2自由基氮化在上述浮置栅极电极、上述第1和第2元件隔离绝缘膜的表面形成第2自由基氮化膜的工序；以及在上述第2自由基氮化膜上形成上述电极间绝缘膜的工序。
17.根据权利要求16所述的方法，其中，在上述浮置栅极电极的下方的第2侧面部分中，在上述浮置栅极电极与上述第2自由基氮化膜之间存在上述第1元件隔离绝缘膜；在上述浮置栅极电极的上述第1侧面部分中，在上述浮置栅极电极与上述第2自由基氮化膜之间不存在上述第1元件隔离绝缘膜。
18.根据权利要求16所述的方法，其中，上述浮置栅极电极的下方的第2侧面部分中的上述第2自由基氮化膜的膜厚，比上述浮置栅极电极的上述第1侧面部分中的上述第2自由基氮化膜的膜厚薄。
19.根据权利要求16所述的方法，其中，上述第1元件隔离绝缘膜是氧化膜。
20.根据权利要求16所述的方法，其中，上述第1元件隔离绝缘膜的第1蚀刻速率比上述第2元件隔离绝缘膜的第2蚀刻速率快。
全文摘要
一种半导体存储器件的制造方法，包括在半导体衬底的上方形成浮置栅极电极的工序；在上述浮置栅极电极的上方形成电极间绝缘膜的工序；利用第1自由基氮化在上述电极间绝缘膜的表面形成第1自由基氮化膜的工序；以及在上述第1自由基氮化膜上形成控制栅极电极的工序。
文档编号H01L21/8239GK1855548SQ200510132970
公开日2006年11月1日 申请日期2005年12月29日 优先权日2005年4月26日
发明者小泽良夫, 上冈功, 盐泽顺一 申请人:株式会社东芝