专利名称：多芯片堆叠式封装结构的制作方法
技术领域：
本发明涉及一种多芯片堆叠式封装结构，尤其涉及一种能够提供两个或两个以上堆叠芯片，以减少整体堆叠厚度，藉以增加芯片封装密度与集成度的多芯片堆叠式封装结构。
背景技术：
由于对电子设备小型化且具备多功能的需求，对于半导体封装小型化且减少封装对外观影响的需求也逐渐增加。除此之外，还要能够增加元件的封装密度。目前能够满足这样要求的技术，是将半导体管芯或芯片，经由彼此堆叠的方式封装在一起。
多芯片封装技术是使用在封装两个或更多的半导体管芯在一个封装单元内，使单一封装单元能够提供更多功能或数据储存能力。例如，存储器芯片例如闪速存储芯片，就是采用这种封装方式让单一存储器模块能够提供更多的数据储存能力。
为了连接一个半导体管芯与其它电路，管芯连接在一个引线框链中的一个引线框的承座上(采用传统封装技术)，引线框链包含一连串彼此连接的引线框，例如十个引线框连成一列。标准引线框的管芯连结承座比管芯本身要大，并且承座被引脚(lead fingers)各自的多条引线所包围。管芯的连接焊盘因此可以一个接一个地以打线作业的方式，以细金线或细铝线连接于引脚上。接着将一保护层覆盖在管芯的表面，使管芯以及部分的管芯所接触到的引线框封装在一塑料/树脂材料内，引线框链中其它的管芯/引线框组合也比照办理。修饰成形作业中，将完成的连接封装物分离，并将各封装物的引线弯曲成想要的形式。
一般封装多芯片常碰到的问题，特别是在使用引线框的封装方式时，内部的电连接，管芯间信号的传导，以及管芯与封装件输出/输入端点间的信号传导会受到限制。在引线框封装中，这些点包含引线框的引线，这些引线与管芯上焊盘的数目相比相对较少，因此，引线框上的多芯片封装形式中，管芯与引线的连接一般会受限于采用简单的扇出(fan-out)，而管芯之间的连接以及信号传递也会受到很大的限制。需要更复杂的管芯间连接以及信号传递能力的多管芯封装已经可以用较贵的多层封装方式完成，例如球栅阵列封装(ball grid array，BGA)。
其它一般多管芯封装会遭遇到的问题，特别是引线框形式的封装，是管芯连接可用面积以及整体封装高度的限制。因此，必须提供一种多芯片堆叠式封装结构，能够提供两个或两个以上堆叠芯片以减少堆叠厚度，藉以增加芯片封装密度以及集成性。
发明内容
根据本发明的目的据以实施并做广泛地描述，提出一种多芯片堆叠式封装结构，包括至少一第一芯片，具有一第一有源表面以及一第一背面，第一有源表面包括一中央区域以及一周边区域，第一有源表面的周边区域上具有多个第一焊盘；一引线框包括多个引线以及一芯片承座，芯片承座具有至少一第一黏接面以及一第二黏接面，第一黏接面黏接第一有源表面，并露出第一焊盘；至少一第二芯片，具有一第二有源表面以及一第二背面，第二有源表面包括一中央区域以及一周边区域，第二有源表面的周边区域上具有多个第二焊盘。第二有源表面黏接于引线框的第二黏接面，并露出第二焊盘；以及多条金线，其中部分金线电连接第一焊盘与至少部分引线，而部分金线电连接第二焊盘与至少部分引线。
根据本发明的目的，再提出一种多芯片堆叠式封装结构，包括至少一第一芯片堆叠组，至少包括两芯片，第一芯片堆叠组包括一第一芯片，具有一第一有源表面以及一第一背面，第一有源表面包括一中央区域以及一周边区域，第一有源表面的周边区域具有多个第一焊盘；一第二芯片，具有一第二有源表面以及一第二背面，第二有源表面包括一中央区域以及一周边区域，第二有源表面的周边区域具有多个第二焊盘。第二背面黏接第一有源表面，并露出第一焊盘；一引线框，包括多条引线以及一芯片承座，芯片承座具有一第一黏接面以及一第二黏接面，第一黏接面黏接于第二芯片的第二有源表面，并露出第一焊盘及第二焊盘；至少一第二芯片堆叠组，至少包括两芯片，第二芯片堆叠组包括一第三芯片，具有一第三有源表面以及一第三背面，第三有源表面包括一中央区域以及一周边区域，第三有源表面的周边区域具有多个第三焊盘；一第四芯片，具有一第四有源表面以及一第四背面，第四有源表面包括一中央区域以及一周边区域，第四有源表面的周边区域具有多个第四焊盘。第四背面黏接第三有源表面，并露出第三焊盘，第四有源表面黏接于引线框的第二黏接面，并露出第三焊盘及第四焊盘；以及多条金线，其中部分金线电连接第一焊盘与至少部分引线，部分金线电连接第二焊盘与至少部分引线，部分金线电连接第三焊盘与至少部分引线，而部分金线电连接第四焊盘与至少部分引线。
其余本发明的特征与优点将于以下描述，藉由描述及本发明的实施方式可更凸显及得知其余本发明的特征与优点。本发明的目的与其它优点将藉由以下描述以及权利要求，以及
所指出的半导体结构与制造方法，加以实现达成。
需要明白上列的一般性描述与下列的详细描述为本发明的示范与解释之用，是为了提供本发明权利要求的进一步解释。
附图包含在本说明书内，并且也为本说明书的部分内容，用以描述本发明的实施例，与文字描述一起用以解释本发明的特征、优点，以及精神。
图1～2绘示本发明的实施例的多芯片堆叠式封装结构的剖面图；图3A～3B绘示图1～2中本发明的实施例的多芯片堆叠式封装结构的平面图；图3C～3D绘示图1～2中本发明的实施例的多芯片堆叠式封装结构的平面图；图3E～3F绘示图1～2中本发明的实施例的多芯片堆叠式封装结构的平面图；图4A～4D绘示本发明的实施例的另一多芯片堆叠式封装结构；图5～6绘示本发明进一步实施例的多芯片堆叠式封装结构的剖面图；图7A～7B绘示图5～6中本发明的实施例的多芯片堆叠式封装结构的平面图；以及图7C～7D绘示图5～6中本发明的实施例的多芯片堆叠式封装结构的平面图。
主要元件符号说明
100、200、400、410、420、430、500、600多芯片堆叠式封装结构110、210、432、515、615第一芯片115、215、438、516、616第一有源表面120、220、517、617第一背面125、225、440、518、618第一焊盘130、230、436、530、630引线框135、235、335、531、631、731引线140、240、532、632芯片承座145、245、533、633第一黏接面150、250、544、644第二黏接面155、255、434、520、620第二芯片160、260、521、621第二有源表面165、265、522、622第二背面170、270、444、523、623第二焊盘175、275、448、560金线180、280、580、680封胶285、685第一背面的部分290、690第二背面的部分510、610第一芯片堆叠组540、640第二芯片堆叠组545、645第三芯片546、646第三有源表面547、647第三背面548、648第三焊盘550、650第四芯片551、651第四有源表面552、652第四背面553、653第四焊盘具体实施方式
本发明的实施例的详细标示，请参照附图范例。其中所有图示中标示相同或类似的部分，采用相同或相似的标号。
本发明的实施例，提供一种具有两个或更多的芯片堆叠结构的引线框薄型封装结构。本发明的封装结构藉由将两个或更多芯片，堆叠在一薄型小尺寸封装(thin small outline package，TSOP)结构的区域内，以减少堆叠厚度。本发明应用于增加芯片封装密度并集成不同功能于一封装中，例如存储卡技术。
图1绘示本发明的实施例的多芯片堆叠式封装结构100的剖面图。多芯片堆叠式封装结构100包括至少一第一芯片110。第一芯片110具有一第一有源表面115以及一第一背面120，第一有源表面115包括一中央区域，以及一具有多个第一焊盘125的周边区域。多芯片堆叠式封装结构100也包括一引线框130。引线框130包括多条引线135以及一芯片承座140，芯片承座140具有至少一第一黏接面145以及一第二黏接面150。第一黏接面145黏接第一有源表面115并露出第一焊盘125。
再参照图1，多芯片堆叠式封装结构100包括至少一第二芯片155。第二芯片155具有一第二有源表面160以及一第二背面165，第二有源表面160包括一中央区域，以及一具有多个第二焊盘170的周边区域。第二有源表面160黏接芯片承座140上的第二黏接面150，并露出第二焊盘170。多条金线175连接第一焊盘125与第二焊盘170，其中部分金线175电连接第一焊盘125与至少部分引线135，而部分金线175电连接第二焊盘170与至少部分引线135。
再参照图1，第一黏接面145、第一有源表面115、第二黏接面150以及第二有源表面160，可以非导电的固态胶体或液态胶体黏接。一般采用液态胶体，例如非导电银胶；或者固态胶体，例如非导电薄膜。另外可以一封胶180包覆多芯片堆叠式封装结构100，覆盖引线框130、第一芯片110、第二芯片155，以及多条金线175。封胶180可以是塑料或树脂材料。
图2绘示本发明的实施例的另一多芯片堆叠式封装结构的剖面图。本发明的多芯片堆叠式封装结构200至少包括一第一芯片210。第一芯片210具有一第一有源表面215以及一第一背面220，第一有源表面215包括一中央区域以及一周边区域，第一有源表面215的周边区域具有多个第一焊盘225。多芯片堆叠式封装结构200也包括一引线框230。引线框230包括多条引线235以及一芯片承座240，芯片承座240具有至少一第一黏接面245以及一第二黏接面250。第一黏接面245黏接于第一有源表面215并露出第一焊盘225。
再参照图2，多芯片堆叠式封装结构200包括至少一第二芯片255。第二芯片255具有一第二有源表面260以及一第二背面265，第二有源表面260包括一中央区域以及一周边区域，第二有源表面260的周边区域具有多个第二焊盘270，第二有源表面260黏接于芯片承座240的第二黏接面250，并露出第二焊盘270。多条金线275连接于第一焊盘225以及第二焊盘270，其中部分金线275电连接第二焊盘270以及至少部分引线235。
再参照图2，第一黏接面245、第一有源表面215、第二黏接面250以及第二有源表面260，可以固态胶体或液态胶体黏接。多芯片堆叠式封装结构200可以一封胶280包覆多芯片堆叠式封装结构200，覆盖引线框230、部分第一芯片210、部分第二芯片255、多条金线275，以及露出至少第一背面220的部分285及第二背面265的部分290。
图3A绘示图1中的多芯片堆叠式封装结构100的平面图。更明确地，图3A绘示第一芯片110位于引线框130下面，第一芯片110被多条引线135包围，并移除第二芯片155。根据本实施例，图标中位于引线框130左侧的第一焊盘125，可以仅分布于第一芯片110的第一有源表面115的周边区域的一边缘。这种设计可以让其它引线335有空间接触第二芯片155而不会干扰(结构方面或电方面)第二焊盘170。
根据上述实施例，当第二芯片155设置在引线框130及第一芯片110上面(如图3B所示)时，可以产生如图1中的多芯片堆叠式封装结构100或第2图中的多芯片堆叠式封装结构200。如图3B所示，第二芯片155的两边缘对齐第一芯片110的两边缘。所产生的多芯片堆叠式封装结构具有比现有结构总厚度较少的优点，适用于标准引线框以及表面安装技术(surface mounttechnology，SMT)工艺。
图3C为图1中的部分多芯片堆叠式封装结构100的平面图。更明确地，图3C绘示第一芯片110位于引线框130下面，第一芯片110被多条引线135包围，而第二芯片155被移除。根据本实施例，第一焊盘125可以分布于第一芯片110的第一有源表面115的周边区域的两相邻的边缘上。这种设计可以让引线335(位于图3中第一芯片110的对角线上)有空间接触第一芯片110而不会干扰(机械方面或电方面)到位于第一芯片110的第一有源表面115的周边区域的两相邻的任一边缘上的第一焊盘125。类似地，如图3中的第二芯片155，可以具有第二焊盘170(绘示于图3D中的第二芯片155的下面)，第二焊盘170位于第二芯片155的第二有源表面160的周边区域的两相邻的边缘。这种设计让其它引线355有空间可以接触第二芯片155而不会干扰(结构方面或电方面)第二焊盘170。
根据上述的实施例，当第二芯片155设置于引线框130及第一芯片110(如图3D所示)上面时，可以产生如图1中的多芯片堆叠式封装结构100或图2中的多芯片堆叠式封装结构200。如图3D所示，第一芯片110及第二芯片155的对角线相对齐，使得第二芯片155沿第一芯片110的对角线相对平移。所产生的多芯片堆叠式封装结构也具有比现有结构总厚度较少的优点，适用于标准引线框以及表面安装技术(SMT)工艺。
请参照图3E，再绘示图1中的部分多芯片堆叠式封装结构100的平面图。更明确地，图3E绘示第一芯片110位于引线框130下面，第一芯片110被多条引线135所包围。根据本实施例，第一焊盘125可以分布于第一芯片110的第一有源表面115的周边区域的两相对的边缘上。为了描绘方便，图3E中的金线175连接第一焊盘125以及引线135。这种设计让其它引线335(位于图3F中第二芯片155的对角线上)有空间可以接触第二芯片155而不会干扰(结构方面或电方面)第二焊盘170。
根据上述的实施例，当第二芯片155设置在引线框130以及第一芯片110(如图3F所示)上面时，可产生如图1中的多芯片堆叠式封装结构100或图2中的多芯片堆叠式封装结构200。所产生的多芯片堆叠式封装结构也具有比现有结构总厚度较少的优点，适用于标准引线框以及表面安装技术(SMT)工艺。
在图3A～3F的任一结构中，所产生的多芯片堆叠式封装结构可以一封胶180(如图1所示)覆盖，或是一封胶280(如图2所示)覆盖，并露出第一背面120的部分285以及第二背面165的部分290。
其它本发明替代的封胶结构400、410、420及430如图4A～4D所示。这些结构类似于图1及图2中的结构，让引线可位于任一芯片上的两相对的边缘上，如图3E及图3F所示。因此，各结构400、410、420及430包括至少一第一芯片432，至少一第二芯片434，以及一引线框436设置在第一芯片432及第二芯片434之间。在图4B及图4D中，第一芯片432具有一第一有源表面438，第一有源表面438包括多个第一焊盘440。在图4A及图4C中，第二芯片434具有一第二有源表面442，第二有源表面442包括多个第二焊盘444。引线框436包括多个引线446，并以金线448连接第一焊盘440、第二焊盘444。
图5绘示本发明的多芯片堆叠式封装结构500的剖面图。多芯片堆叠式封装结构500包括至少一第一芯片堆叠组510，第一芯片堆叠组510至少包括两芯片，至少两芯片包括一第一芯片515。第一芯片515具有一第一有源表面516与一第一背面517，第一有源表面516包括一中央区域以及一周边区域，第一有源表面516的周边区域具有多个第一焊盘518。第一芯片堆叠组510也包括一第二芯片520，第二芯片520具有一第二有源表面521以及一第二背面522。第二有源表面521包括一中央区域以及一周边区域，第二有源表面521的周边区域具有多个第二焊盘523。在符合本实施例的条件下，第二背面522可以黏接于第一有源表面516，并露出第一焊盘518。
再参照图5，多芯片堆叠式封装结构500也包括一引线框530，引线框530包括多条引线531以及一芯片承座532。芯片承座532具有一第一黏接面533以及一第二黏接面544，第一黏接面533黏接于第二芯片520的第二有源表面521，并露出第一焊盘518及第二焊盘523。
多芯片堆叠式封装结构500还包括至少一第二芯片堆叠组540，第二芯片堆叠组540包括至少两芯片，至少两芯片包括一第三芯片545。第三芯片545具有一第三有源表面546以及一第三背面547，第三有源表面546包括一中央区域以及一周边区域，第三有源表面546的周边区域具有多个第三焊盘548。第二芯片堆叠组540还包括一第四芯片550，第四芯片550具有一第四有源表面551及一第四背面552。第四有源表面551可以黏接于芯片承座532的第二黏接面544，并露出第三焊盘548及第四焊盘553。
图5中还有多条金线560，其中部分金线560电连接第一焊盘518以及至少部分引线531，部分金线560电连接第二焊盘523以及至少部分引线531。部分金线560电连接第三焊盘548以及少部分引线531，而部分金线560电连接第四焊盘553以及至少部分引线531。
再参照图5，第一黏接面533、第一有源表面516、第二黏接面544以及第二有源表面521，可以固态胶体或液态胶体黏接。多芯片堆叠式封装结构500可以一封胶580包覆多芯片堆叠式封装结构500，覆盖引线框530、第一芯片堆叠组510、第二芯片堆叠组540，以及多条金线560。
图6为本发明的另一多芯片堆叠式封装结构600的剖面图。多芯片堆叠式封装结构600包括至少一第一芯片堆叠组610，第一芯片堆叠组610包括至少两芯片，至少两芯片包括一第一芯片615。第一芯片615具有一第一有源表面616以及一第一背面617，第一有源表面616包括一中央区域以及一周边区域，第一有源表面616的周边区域具有多个第一焊盘618。第一芯片堆叠组610还包括一第二芯片620，第二芯片620具有一第二有源表面621以及一第二背面622，第二有源表面621包括一中央区域以及一周边区域，第二有源表面621的周边区域具有多个第二焊盘623。在符合本实施例的前提下，第二背面622可以黏接于第一有源表面616并露出第一焊盘618。
再参照图6，多芯片堆叠式封装结构600也包括一引线框630，引线框630包括多条引线631以及一芯片承座632。芯片承座632具有一第一黏接面633及一第二黏接面644，第一黏接面633黏接于第二芯片620的第二有源表面621，并露出第一焊盘618及第二焊盘623。
多芯片堆叠式封装结构600还包括至少一第二芯片堆叠组640，包括至少两芯片，至少两芯片包括一第三芯片645。第三芯片645具有一第三有源表面646以及一第三背面647，第三有源表面646包括一中央区域及一周边区域，第三有源表面646的周边区域具有多个第三焊盘648。第二芯片堆叠组640还包括一第四芯片650，第四芯片650具有一第四有源表面651以及一第四背面652，第四有源表面651包括一中央区域及一周边区域，第四有源表面651的周边区域具有多个第四焊盘653。在符合本实施例的前提下，第四背面652也可以黏接于第三有源表面646并露出第三焊盘648。第四有源表面651可以黏接于芯片承座632的第二黏接面644，并露出第三焊盘648及第四焊盘653。
图6中还有多条金线660，其中部分金线660电连接第一焊盘618以及至少部分引线631。部分金线660电连接第二焊盘623以及至少部分引线631。部分金线660电连接第三焊盘648以及至少部分引线631。以及部分金线660电连接第四焊盘653以及至少部分引线631。
再参照图6，第一黏接面633、第一有源表面616、第二黏接面644以及第二有源表面621，可以一固态胶体或液态胶体黏接。多芯片堆叠式封装结构600可以一封胶680包覆多芯片堆叠式封装结构600，覆盖引线框630、部分第一芯片堆叠组610、部分第二芯片堆叠组640，以及多条金线660。但是露出第一背面617的部分685以及第三背面647的部分690。
图7A绘示图5的部分多芯片堆叠式封装结构500的平面图。更明确地，图7A绘示第一芯片堆叠组510在引线框530下面，第一芯片堆叠组510被多条引线531所包围，而第二芯片堆叠组540被移除。根据本实施例，绘示于引线框530的左侧的第一焊盘518及第二焊盘523，可以各自仅分布于第一芯片515的第一有源表面516及第二芯片520的第二有源表面521的周边区域的一边缘。这种设计可以让其它引线731有空间接触第一芯片515及第二芯片520的任一，或两者同时，而不会干扰(结构方面或电方面)第一焊盘518及第二焊盘523。类似地，如图7B中的第二芯片堆叠组540，可以具有如引线框530的右侧的第三焊盘548及第四焊盘553(分别位于图7B中第三芯片545及第四芯片550的下面)，也仅各自分布于第三芯片545第三有源表面546及第四芯片550的第四有源表面551的周边区域的一边缘。这种设计可以让其它引线731有空间接触第一芯片515、第二芯片520、第三芯片545，及第四芯片550的任一或全部，而不会干扰(结构方面或电方面)第三焊盘548及第四焊盘553。
根据上述的实施例，当第二芯片堆叠组540设置于引线框530以及第一芯片堆叠组510(如图7B所示)上面时，可以产生如图5中的多芯片堆叠式封装结构500或图6中的多芯片堆叠式封装结构600。如图7B所示，第二芯片堆叠组540的两边缘对齐第一芯片堆叠组510的两边缘。所产生的多芯片堆叠式封装结构也具有比现有结构总厚度较少的优点，适用于标准引线框以及表面安装技术(surface mount technology，SMT)工艺。
请参照图7C，其绘示多芯片堆叠式封装结构500(如图5所示)的平面图。更明确地，图7C绘示第一芯片堆叠组510在引线框530下面，被多条引线531所包围，而第二芯片堆叠组540被移除。根据本实施例，第一焊盘518及第二焊盘523可以分布于第一芯片515的第一有源表面516及第二芯片520的第二有源表面521的周边区域的相邻的两边缘上。这种设计可以让其它引线731(如图7C中所示在第一芯片堆叠组510的对角线上)有空间接触第一芯片515及第二芯片520的任一、或两者同时，而不会干扰(结构方面或电方面)第一焊盘518及第二焊盘523。类似地，如图7D中的第二芯片堆叠组540，第三焊盘548及第四焊盘553可以各自分布于第三芯片545的第三有源表面546及第四芯片550的第四有源表面551的周边区域的两相邻的边缘。类似地，这种设计可以让其它引线731有空间接触第一芯片515、第二芯片520、第三芯片545，及第四芯片550的任一或全部，而不会干扰(结构方面或电方面)第三焊盘548及第四焊盘553。
根据上述的实施例，当第二芯片堆叠组540设置于引线框530以及第一芯片堆叠组510(如图7D所示)上面时，可以产生如图5中的多芯片堆叠式封装结构500或图6中的多芯片堆叠式封装结构600。如图7D所示，第二芯片堆叠组540与第一芯片堆叠组510的对角线相对齐，使得第二芯片堆叠组540沿对角线相对于第一芯片堆叠组510平移。所产生的多芯片堆叠式封装结构也具有比现有结构总厚度较少的优点，适用于标准引线框以及表面安装技术(surface mount technology，SMT)工艺。
在图7A～图7D中的任一结构，所产生的多芯片堆叠式封装结构可以一封胶580(如图5所示)覆盖，或是一封胶680(如图6所示)覆盖，并露出第一背面617的部分685以及第三背面647的部分690。
虽然我们将两个芯片堆叠组都以两个芯片堆叠完成，但本发明并不因此受限。芯片组可以包括两个芯片以上，并且引线框上面及下面的芯片数量不需相同。
综上所述，虽然本发明已以一优选实施例披露如上，然其并非用以限定本发明，任何普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种多芯片堆叠式封装结构，包括至少一第一芯片，具有一第一有源表面以及一第一背面，该第一有源表面包括一中央区域以及一周边区域，该第一有源表面的该周边区域上具有多个第一焊盘；一引线框，包括多个引线以及一芯片承座，该芯片承座具有至少一第一黏接面以及一第二黏接面，该第一黏接面黏接该第一有源表面，并露出所述多个第一焊盘；至少一第二芯片，具有一第二有源表面以及一第二背面，该第二有源表面包括一中央区域以及一周边区域，该第二有源表面的该周边区域上具有多个第二焊盘，该第二有源表面黏接于该引线框的该第二黏接面，并露出所述多个第二焊盘；以及多条金线，其中部分所述多条金线电连接所述多个第一焊盘与至少部分所述多个引线，而部分所述多条金线电连接所述多个第二焊盘与至少部分所述多个引线。
2.如权利要求1所述的结构，其中该第一黏接面、该第一有源表面、该第二黏接面以及该第二有源表面以一非导电的固态胶体或液态胶体黏接。
3.如权利要求1所述的结构，其中所述多个第一焊盘仅分布于至少一该第一芯片上的该第一有源表面的该周边区域上的一边缘。
4.如权利要求1所述的结构，其中所述多个第二焊盘仅分布于至少一该第二芯片上的该第二有源表面的该周边区域上的一边缘。
5.如权利要求1所述的结构，其中所述多个第一焊盘分布于至少一该第一芯片上的该第一有源表面的该周边区域上的两相邻的边缘。
6.如权利要求1所述的结构，其中所述多个第二焊盘分布于至少一该第二芯片上的该第二有源表面的该周边区域上的两相邻的边缘。
7.如权利要求1所述的结构，其中所述多个第一焊盘分布于至少一该第一芯片上的该第一有源表面的该周边区域上的两相对的边缘。
8.如权利要求1所述的结构，其中所述多个第二焊盘分布于至少一该第二芯片上的该第二有源表面的该周边区域上的两相对的边缘。
9.如权利要求1所述的结构，还包括一封胶，该封胶覆盖于该引线框、至少一该第一芯片、至少一该第二芯片，以及所述多条金线。
10.如权利要求1所述的结构，还包括一封胶，该封胶覆盖于该引线框、部分的至少一该第一芯片、部分的至少一该第二芯片以及所述多个引线，并露出至少部分的该第一背面以及至少部分的该第二背面。
11.一种多芯片堆叠式封装结构，包括至少一第一芯片堆叠组，至少包括两芯片，该第一芯片堆叠组包括一第一芯片，具有一第一有源表面以及一第一背面，该第一有源表面包括一中央区域以及一周边区域，该第一有源表面的该周边区域具有多个第一焊盘；一第二芯片，具有一第二有源表面以及一第二背面，该第二有源表面包括一中央区域以及一周边区域，该第二有源表面的该周边区域具有多个第二焊盘；其中，该第二背面黏接该第一有源表面，并露出所述多个第一焊盘；一引线框，包括多条引线以及一芯片承座，该芯片承座具有一第一黏接面以及一第二黏接面，该第一黏接面黏接于该第二芯片的该第二有源表面，并露出所述多个第一焊盘及所述多个第二焊盘；至少一第二芯片堆叠组，至少包括两芯片，该第二芯片堆叠组包括一第三芯片，具有一第三有源表面以及一第三背面，该第三有源表面包括一中央区域以及一周边区域，该第三有源表面的该周边区域具有多个第三焊盘；一第四芯片，具有一第四有源表面以及一第四背面，该第四有源表面包括一中央区域以及一周边区域，该第四有源表面的该周边区域具有多个第四焊盘；其中，该第四背面黏接该第三有源表面，并露出所述多个第三焊盘，该第四有源表面黏接于该引线框的该第二黏接面，并露出所述多个第三焊盘及所述多个第四焊盘；以及多条金线，其中部分所述多条金线电连接所述多个第一焊盘与至少部分所述多条引线，部分所述多条金线电连接所述多个第二焊盘与至少部分所述多条引线，部分所述多条金线电连接所述多个第三焊盘与至少部分所述多条引线，而部分所述多条金线电连接所述多个第四焊盘与至少部分所述多条引线。
12.如权利要求11所述的结构，其中该第一黏接面、该第二有源表面、该第二背面、该第一有源表面、该第二黏接面、该第四有源表面、该第四背面，以及该第三有源表面以一非导电的固态胶体或液态胶体黏接。
13.如权利要求11所述的结构，其中所述多个第一焊盘仅分布于至少一该第一芯片上的该第一有源表面的该周边区域上的一边缘。
14.如权利要求11所述的结构，其中所述多个第二焊盘仅分布于至少一该第二芯片上的该第二有源表面的该周边区域上的一边缘。
15.如权利要求11所述的结构，其中所述多个第三焊盘仅分布于至少一该第三芯片上的该第三有源表面的该周边区域上的一边缘。
16.如权利要求11所述的结构，其中所述多个第四焊盘仅分布于至少一该第四芯片上的该第四有源表面的该周边区域上的一边缘。
17.如权利要求11所述的结构，其中所述多个第一焊盘分布于至少一该第一芯片上的该第一有源表面的该周边区域上的两相邻的边缘。
18.如权利要求11所述的结构，其中所述多个第二焊盘分布于至少一该第二芯片上的该第二有源表面的该周边区域上的两相邻的边缘。
19.如权利要求11所述的结构，其中所述多个第三焊盘分布于至少一该第三芯片上的该第三有源表面的该周边区域上的两相邻的边缘。
20.如权利要求11所述的结构，其中所述多个第四焊盘分布于至少一该第四芯片上的该第四有源表面的该周边区域上的两相邻的边缘。
21.如权利要求11所述的结构，还包括一封胶，该封胶覆盖于该引线框、至少一该第一芯片堆叠组、至少一该第二芯片堆叠组，以及所述多条金线。
22.如权利要求11所述的结构，还包括一封胶，该封胶覆盖于该引线框、部分的至少一该第一芯片堆叠组、部分的至少一该第二芯片堆叠组以及所述多条引线，并露出至少部分的该第一背面以及至少部分的该第三背面。
全文摘要
提出一种多芯片堆叠式封装结构，包括一引线框的薄封装结构，封装结构具有两个或两个以上的芯片堆叠结构。封装结构能够包括两个或两个以上的堆叠芯片，以减少整体的堆叠厚度。封装结构也借着堆叠四个或四个以上的芯片在封装结构周围细小的区域上，以减少堆叠厚度。
文档编号H01L23/488GK1929130SQ20051013751
公开日2007年3月14日 申请日期2005年12月29日 优先权日2005年9月7日
发明者蔡振荣, 林志文 申请人:旺宏电子股份有限公司