半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，特别涉及一种进行使用了镍的硅化物化的半导体装置及其制造方法。
背景技术：
作为实现栅极电极、源极/漏极扩散层的低阻抗化的技术，公知有在这些表面自对准地形成金属硅化物膜、即所谓自对准硅化物(Self-AlignedSilicide)工艺。作为在自对准硅化物工艺中使和硅反应的金属材料，广泛地采用钴(Co)(例如参照专利文献1)。
另一方面，随着半导体装置的高集成化，半导体装置的结构的微细化急速地发展。具体而言，源极/漏极扩散层的接合深度浅到小于80nm。另外，在源极/漏极扩散层上所形成的金属硅化物膜的膜厚薄到小于20nm。另外，栅极长度短到小于50nm。
在半导体装置的结构的微细化发展进程中，确认了这样的现象在制造栅极长度小于40nm的半导体装置时，在使用Co膜而在栅极电极上形成了CoSi2膜的情况下，栅极电极的阻抗的偏差急剧地增大。
相对于这种CoSi2，由于镍硅化物具有即使在栅极长度小于40nm的情况下栅极电极的阻抗也稳定这样的优点，所以引起了很大的关注。
此外，以下的文献公开了本发明的背景技术。
专利文献1JP特开平09-251967号公报；专利文献2美国专利第6621131号说明书。
发明的公开发明要解决的课题但是，在仅使用Ni膜进行硅化物化的情况下，会有这样的情况硅层和硅化物膜的界面中的粗糙度变大，源极/漏极扩散层的薄膜阻抗的偏差增加，或者接合漏电流增加。
本发明的目的在于提供能够抑制源极/漏极扩散层的薄膜阻抗的偏差和接合漏电流的半导体装置及其制造方法。
用于解决课题的手段根据本发明的一个观点，提供一种半导体装置，该半导体装置具有栅极电极，其形成在半导体基板上；源极/漏极扩散层，其形成在上述栅极电极的两侧的上述半导体基板内；硅化物膜，其形成在上述源极/漏极扩散层上，上述硅化物膜由镍单硅化物(ニツケルモノシリサイド)构成，上述硅化物膜的膜厚为20nm以下。
另外，根据本发明的另一个观点，提供一种半导体装置，该半导体装置具有栅极电极，其形成在半导体基板上；源极/漏极扩散层，其形成在上述栅极电极的两侧的上述半导体基板内；Si1-xGex膜，其被埋入上述源极/漏极扩散层，组成比x为0＜x＜1；硅化物膜，其形成在上述Si1-xGex膜上，上述硅化物膜由组成比x为0＜x＜1的NiSi1-xGex构成，上述硅化物膜的膜厚为20nm以下。
另外，根据本发明的又一个观点，提供一种半导体装置，该半导体装置具有栅极电极，其形成在半导体基板上；源极/漏极扩散层，其形成在上述栅极电极的两侧的上述半导体基板内；Si1-x-yGexCy膜，其被埋入上述源极/漏极扩散层，组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0；硅化物膜，其形成在上述Si1-x-yGexCy膜上，上述硅化物膜由组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的NiSi1-x-yGexCy构成，上述硅化物膜的膜厚为20nm以下。
另外，根据本发明的又一个观点，提供一种半导体装置的制造方法，该半导体装置的制造方法具有在半导体基板上形成栅极电极的工序；在上述栅极电极的两侧的上述半导体基板内形成源极/漏极扩散层的工序；在上述源极/漏极扩散层上形成镍膜的工序；通过进行热处理，使上述镍膜中的下层侧的部分和上述源极/漏极扩散层中的上层侧的部分反应，在上述源极/漏极扩散层上形成镍硅化物膜的第一热处理工序；有选择地蚀刻除去上述镍膜中的未反应的部分的工序；通过进行热处理，进一步使上述镍硅化物膜和上述源极/漏极扩散层中的上层侧的部分反应的第二热处理工序。
另外，根据本发明的又一个观点，提供一种半导体装置的制造方法，该半导体装置的制造方法具有在半导体基板上形成栅极电极的工序；在上述栅极电极的两侧的上述半导体基板内形成源极/漏极扩散层的工序；在上述源极/漏极扩散层埋入组成比x为0＜x＜1的Si1-xGex膜的工序；在上述Si1-xGex膜上形成镍膜的工序；通过进行热处理，使上述镍膜中的下层侧的部分和上述Si1-xGex膜中的上层侧的部分反应，在上述Si1-xGex膜上形成镍硅化物膜的第一热处理工序；有选择地蚀刻除去上述镍膜中的未反应的部分的工序；通过进行热处理，进一步使上述镍硅化物膜和上述Si1-xGex膜中的上层侧的部分反应的第二热处理工序。
另外，根据本发明的又一个观点，提供一种半导体装置的制造方法，该半导体装置的制造方法具有在半导体基板上形成栅极电极的工序；在上述栅极电极的两侧的上述半导体基板内形成源极/漏极扩散层的工序；在上述源极/漏极扩散层埋入组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的Si1-x-yGexCy膜的工序；在上述Si1-x-yGexCy膜上形成镍膜的工序；通过进行热处理，使上述镍膜中的下层侧的部分和上述Si1-x-yGexCy膜中的上层侧的部分反应，在上述Si1-x-yGexCy膜上形成镍硅化物膜的第一热处理工序；有选择地蚀刻除去上述镍膜中的未反应的部分的工序；通过进行热处理，进一步使上述镍硅化物膜和上述Si1-x-yGexCy膜中的上层侧的部分反应的第二热处理工序。
发明的效果根据本发明，由于通过第一次热处理使比较厚的镍膜中的下层侧的部分和硅基板中的上层侧的部分反应，所以能够在第一次热处理中抑制NiSi2结晶的形成的同时，形成Ni2Si膜。并且，在本发明中，有选择地蚀刻除去和镍膜中的Si未反应的部分之后，通过第二次热处理使Ni2Si膜和硅基板中的上层侧的部分反应而形成NiSi膜，所以能够防止形成膜厚过厚的NiSi膜。进而，根据本发明，能够通过适当设定第一次、第二次热处理的条件，来控制NiSi膜的膜厚。因此，根据本发明，能够抑制高阻抗的NiSi2膜的形成，同时在硅基板上以所希望的膜厚形成低阻抗的优质的NiSi膜，能够使硅基板和NiSi膜的界面的粗糙度变小。由此，在进行栅极电极表面、源极/漏极扩散层表面的硅化物化时，能够抑制薄膜阻抗的偏差。另外，能够抑制接合漏电流。
另外，根据本发明，由于通过第一次热处理使比较厚的镍膜中的下层侧的部分和Si1-xGex膜中的上层侧的部分反应，所以能够在第一次热处理中抑制Ni(Si1-xGex)2结晶的形成的同时，形成Ni2Si1-xGex膜。并且，在本发明中，有选择地蚀刻除去和镍膜中的Si1-xGex未反应的部分之后，由于通过第二次热处理使Ni2Si1-xGex膜和Si1-xGex膜中的上层侧的部分反应而形成NiSi1-xGex膜，所以能够防止形成膜厚过厚的NiSi1-xGex膜。进而，根据本发明，能够通过适当设定第一次、第二次热处理的条件，来控制NiSi1-xGex膜的膜厚。因此，根据本发明，能够抑制高阻抗的Ni(Si1-xGex)2膜的形成，同时在Si1-xGex膜上以所希望的膜厚形成低阻抗的优质的NiSi1-xGex膜，能够使Si1-xGex膜和NiSi1-xGex膜的界面的粗糙度变小。由此，在进行在上部具有Si1-xGex膜的栅极电极的表面、被埋入源极/漏极扩散层的Si1-xGex膜的表面的硅化物化时，能够抑制薄膜阻抗的偏差。另外，能够抑制接合漏电流。并且，根据本发明，由于通过被埋入PMOS晶体管的源极/漏极区域的Si1-xGex膜对PMOS晶体管的沟道层施加压缩变形，从而能够力求提高PMOS晶体管的动作速度。
另外，根据本发明，由于通过第一次热处理使比较厚的镍膜中的下层侧的部分和Si1-x-yGexCy膜中的上层侧的部分反应，所以能够在第一次热处理中抑制Ni(Si1-x-yGexCy)2结晶的形成的同时，形成Ni2Si1-x-yGexCy膜。并且，在本发明中，有选择地蚀刻除去和镍膜中的Si1-x-yGexCy未反应的部分之后，由于通过第二次热处理使Ni2Si1-x-yGexCy膜和Si1-x-yGexCy膜中的上层侧的部分反应而形成NiSi1-x-yGexCy膜，所以能够防止形成膜厚过厚的NiSi1-x-yGexCy膜。进而，根据本发明，能够通过适当设定第一次、第二次热处理的条件，来控制NiSi1-x-yGexCy膜的膜厚。因此，根据本发明，能够抑制高阻抗的Ni(Si1-x-yGexCy)2膜的形成，同时在Si1-x-yGexCy膜上以所希望的膜厚形成低阻抗的优质的NiSi1-x-yGexCy膜，能够使Si1-x-yGexCy膜和NiSi1-x-yGexCy膜的界面的粗糙度变小。由此，在进行在上部具有Si1-x-yGexCy膜的栅极电极的表面、被埋入源极/漏极扩散层的Si1-x-yGexCy膜的表面的硅化物化时，能够抑制薄膜阻抗的偏差。另外，能够抑制接合漏电流。并且，根据本发明，由于通过被埋入NMOS晶体管的源极/漏极区域的Si1-x-yGexCy膜对NMOS晶体管的沟道层施加伸张变形，所以能够力求提高NMOS晶体管的动作速度。
附图的简单说明

图1是表示镍硅化物的硅化物化工艺的反应模型的概略剖面图(其一)。
图2是表示镍硅化物的硅化物化工艺的反应模型的概略剖面图(其二)。
图3是表示使用比较薄的Ni膜进行了自对准硅化物工艺的情况下的MOS晶体管的结构的概略剖面图。
图4是表示测定了使用不同的膜厚的Ni膜进行了硅化物化的源极/漏极扩散层的薄膜阻抗的实验结果的坐标图。
图5是说明本发明的原理的概略剖面图。
图6是示意性地表示由硅基板和镍硅化物膜构成的系统的吉布斯自由能和Ni膜的膜厚的关系的坐标图。
图7是表示本发明的第一实施方式的半导体装置的结构的剖面图。
图8是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其一)。
图9是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其二)。
图10是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其三)。
图11是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其四)。
图12是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其五)。
图13是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其六)。
图14是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其七)。
图15是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其八)。
图16是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其九)。
图17是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其十)。
图18是表示本发明的第一实施方式的半导体装置的制造方法的工序剖面图(其十一)。
图19是表示本发明的第一实施方式的半导体装置的制造方法的评估结果的穿透式电子显微镜照片。
图20是表示用于本发明的第一实施方式的半导体装置的制造方法的评估的半导体装置的结构的剖面图。
图21是表示本发明的第一实施方式的半导体装置的制造方法的评估结果的坐标图(其一)。
图22是表示本发明的第一实施方式的半导体装置的制造方法的评估结果的坐标图(其二)。
图23是表示本发明的第二实施方式的半导体装置的制造方法的工序剖面图。
图24是表示本发明的第三实施方式的半导体装置的结构的剖面图。
图25是表示本发明的第三实施方式的半导体装置的制造方法的工序剖面图(其一)。
图26是表示本发明的第三实施方式的半导体装置的制造方法的工序剖面图(其二)。
图27是表示本发明的第三实施方式的半导体装置的制造方法的工序剖面图(其三)。
图28是表示本发明的第三实施方式的半导体装置的制造方法的工序剖面图(其四)。
图29是表示本发明的第三实施方式的半导体装置的制造方法的工序剖面图(其五)。
图30是表示本发明的第四实施方式的半导体装置的结构的剖面图。
图31是表示本发明的第四实施方式的半导体装置的制造方法的工序剖面图(其一)。
图32是表示本发明的第四实施方式的半导体装置的制造方法的工序剖面图(其二)。
图33是表示本发明的第四实施方式的半导体装置的制造方法的工序剖面图(其三)。
图34是表示本发明的第四实施方式的半导体装置的制造方法的工序剖面图(其四)。
图35是表示本发明的第四实施方式的半导体装置的制造方法的工序剖面图(其五)。
附图标记的说明10硅基板12Ni膜14Ni2Si膜16NiSi膜18NiSi2结晶20硅基板22栅极绝缘膜24栅极电极26侧壁绝缘膜28源极/漏极扩散层30NiSi膜32NiSi2结晶34硅基板36氧化硅膜38光致抗蚀膜40阱42氮化硅膜44沟道46元件分离区域48光致抗蚀膜50沟道掺杂(channel dope)层52栅极绝缘膜54、54n、54p栅极电极
56光致抗蚀膜58、58n、58p杂质扩散区域60侧壁绝缘膜62、62n、62p杂质扩散区域64、64n、64p源极/漏极扩散层66Ni膜68保护膜70a、70bNi2Si膜72a、72bNiSi膜74氮化硅膜76氧化硅膜78a、78b接触孔80阻挡金属82钨膜84a、84b接触塞86层间绝缘膜88源极/漏极扩散层90NiSi膜92NiSi2结晶94a、94b电极焊盘96NMOS晶体管形成区域98PMOS晶体管形成区域100a、100bSi1-xGex膜101a、101bNi2Si1-xGex膜102a、102bNiSi1-xGex膜104凹部106配线层108阻挡金属110铜膜112层间绝缘膜
114配线层116阻挡金属118铜膜120电极122氧化硅膜124a、124bSi1-x-yGexCy膜125a、101bNi2Si1-x-yGexCy膜126a、126bNiSi1-x-yGexCy膜128凹部130氧化硅膜用于实施发明的最佳方式[本发明的原理]首先，使用图1至图6来说明本发明的原理。图1和图2是表示镍硅化物的硅化物化工艺的反应模型的概略剖面图，图3是表示使用比较薄的Ni膜进行了自对准硅化物工艺的情况下的MOS晶体管的结构的概略剖面图，图4是表示测定了使用不同的膜厚的Ni膜进行了硅化物化的源极/漏极扩散层的薄膜阻抗的实验结果的坐标图，图5是说明本发明的原理的概略剖面图，图6是示意性地表示由硅基板和镍硅化物膜构成的系统的吉布斯自由能和Ni膜的膜厚的关系的坐标图。
迄今为止，作为通过硅基板和Ni膜形成镍硅化物的硅化物化工艺的反应模型，根据Ni膜的膜厚报告了不同的反应模型。此外，在本申请说明说中，所谓“镍硅化物”广义是指镍和硅的化合物，在明确地表示硅化物的组成时，分别使用“双镍硅化物(ダイニツケルシリサイド)(Ni2Si)”“镍单硅化物(NiSi)”“镍双硅化物(ニツケルダイシリサイド)(NiSi2)”来记载。
首先，针对在硅基板上形成膜厚200nm左右的充分厚的Ni膜进行了热处理时的硅化物化工艺，报告了如下的反应模型(参照F.d’Heurle，et al.，J.Appl.Phys.，vol.55，pp.4208-4218(1984))。
在面方位为(111)或者(100)的硅基板10上以200nm左右的膜厚形成有镍(Ni)膜12的状态(参照图1(a))下进行热处理时，如图1(b)所示，在硅基板10和Ni膜12的界面形成有镍硅化物(Ni2Si)膜14。即，在硅基板10和Ni膜12的界面形成有Ni2Si相的镍硅化物膜14。构成镍硅化物膜14的Ni2Si相的结晶是斜方晶(Orthorhombic)结构，Ni∶Si的原子组成比为2∶1，晶格常数a＝0.499nm、b＝0.372nm、c＝0.703nm(参照F.d’Heurle，et al.，J.Appl.Phys.，vol.55，pp.4208-4218(1984))。首先，形成有Ni2Si膜14是因为Ni膜12厚，和Si的供给量相比较，Ni的供给量变多。
然后，当继续热处理时，如图1(c)所示，Ni2Si膜14成长，全部的Ni变为Ni2Si。即，在硅基板10上形成Ni2Si相的镍硅化物膜14。
然后，当再继续热处理时，如图1(d)所示，在硅基板10和Ni2Si膜14的界面形成镍单硅化物(NiSi)膜16。即，在硅基板10和Ni2Si相的镍硅化物膜14的界面形成NiSi相的镍硅化物膜16。构成镍硅化物膜16的NiSi相的结晶是斜方晶(Orthorhombic)结构，Ni∶Si的原子组成比为1∶1，晶格常数a＝0.5233nm、b＝0.3258nm、c＝0.5659nm(参照F.d’Heurle，et al.，J.Appl.Phys.，vol.55，pp.4208-4218(1984))。
然后，当再继续热处理时，如图1(e)所示，NiSi膜16进一步成长，甚至Ni2Si膜14也变为NiSi膜。即，在硅基板10上形成仅由NiSi相的镍硅化物构成的镍硅化物膜16。
这样，在使用了膜厚为200nm左右的充分厚的Ni膜的硅化物化工艺中，以Ni2Si、NiSi的顺序进行反应。
另一方面，针对在硅基板上形成膜厚为12nm的薄Ni膜并进行了热处理的情况，报告了由穿透式电子显微镜进行的剖面观察的结果(参照V.Teodorescu，et al.，J.Appl.Phys.，vol.90，pp.167-174(2001))。通过用穿透式电子显微镜进行的剖面观察而变清楚地反应模型如下。
当在面方位为(001)的硅基板10上以12nm的膜厚形成了Ni膜12的状态(参照图2(a))下进行热处理时，如图2(b)所示，在硅基板10和Ni膜12的界面不均匀地形成镍双硅化物(NiSi2)结晶18。即，在硅基板10和Ni膜12的界面不均匀地形成NiSi2相的结晶。NiSi2相的结晶是立方晶(Cubic)结构，Ni∶Si的原子组成比为1∶2，晶格常数a＝b＝c＝0.534nm(参照F.d’Heurle，et al.，J.Appl.Phys.，vol.55，pp.4208-4218(1984))。和Ni膜12的膜厚较厚的情况不同，在反映的初始过程中形成NiSi2结晶18是因为Ni膜12薄，和Si的供给量相比，Ni的供给量少。
当再继续热处理时，如图2(c)所示，NiSi2结晶18上的Ni膜12变为NiSi膜16。此时，NiSi2结晶18也在硅基板10中成长。即，在硅基板10上形成NiSi2相和NiSi相混在一起的镍硅化物膜。
然后，当再继续热处理时，如图2(d)所示，NiSi膜16成长。此时，在NiSi膜16下不均匀地形成NiSi2结晶18。
这样，在使用了膜厚为12nm左右的比较薄的Ni膜的硅化物化工艺中，以NiSi2、NiSi的顺序进行反应，在NiSi膜下不均匀地形成了NiSi2结晶。
如上所述，根据在硅基板上形成的Ni膜的膜厚，硅化物化的反应过程不同。
在使用膜厚为200nm左右的比较厚的Ni膜进行了硅化物化时，如上所述，以Ni2Si、NiSi的顺序进行反应，能够均匀地形成NiSi膜。另外，硅基板和NiSi膜的界面的粗糙度变小。但是，随着近年来的半导体装置的微细化，栅极电极的高度变为100nm以下，源极/漏极扩散层的接合深度也变浅。在对这种接合深度浅的源极/漏极扩散层使用厚的Ni膜进行硅化物化时，在源极/漏极扩散层上形成与接合深度相比膜厚过厚的NiSi膜被。当与接合深度相比膜厚过厚的NiSi膜被形成在源极/漏极扩散层上时，导致接合电流增加。
另一方面，在使用膜厚为12nm左右的比较薄的Ni膜进行硅化物化时，如上所述，在形成了NiSi膜的同时，在NiSi膜下不均匀地形成NiSi2结晶。在此，相对NiSi的电阻率为14μΩ·cm，NiSi2的电阻率为34μΩ·cm，为NiSi的电阻率两倍以上的值。
这样不均匀地形成的高阻抗NiSi2结晶使硅基板和NiSi膜的界面的粗糙度变大，成为薄膜电阻的偏差增加的原因。另外，也成为接合漏电流增加的原因。
图3是使用膜厚为12nm左右的比较薄的Ni膜进行自对准硅化物工艺时的MOS晶体管的结构的概略剖面图。如图所示，在硅基板20上经由栅极绝缘膜22形成有栅极电极24。在栅极电极24的侧壁部分形成有侧壁绝缘膜26。在栅极电极24的两侧的硅基板20内形成有延伸源极/漏极结构的源极/漏极扩散层28。在栅极电极24上和源极/漏极扩散层28上形成有通过使用了比较薄的Ni膜的自对准硅化物工艺而形成的NiSi膜30。由于使用比较薄的Ni膜而进行了自对准硅化物工艺，在NiSi膜30中或者NiSi膜30下不均匀地形成有NiSi2结晶32。即，在镍硅化物膜中，NiSi相和NiSi2相混在一起。
这里，在源极/漏极扩散层28中侧壁绝缘膜26的端部附近部分，接合深度变浅。因此，如图3所示，有时在侧壁绝缘膜26的端部附近，NiSi2结晶32到达源极/漏极扩散层28的接合部的附近。这种NiSi2结晶32成为接合漏电流发生的原因。
在90nm节点技术(node technology)的半导体装置中，源极/漏极扩散层的接合深度为80nm以下左右。因此，在源极/漏极扩散层作为源极/漏极电极而形成的金属硅化物膜的膜厚必须是20nm以下，才能充分抑制接合漏电流的发生的。因此，期望在源极/漏极扩散层的硅化物化中使用的Ni膜的膜厚为13nm以下左右。另一方面，如上所述，将Ni膜形成得薄，会不均匀地形成成为薄膜阻抗的偏差和接合漏电流的原因的NiSi2结晶。这样，对被微细化的MOS晶体管使用Ni膜进行硅化物化时，在现有的方法中，因为不得不以薄的膜厚形成Ni膜，所以很难避免形成导致晶体管特性的恶化的NiSi2结晶。
本申请发明人为了明确抑制NiSi2结晶的形成并能进行硅化物化的Ni膜的膜厚，进行了测定使用不同的膜厚的Ni膜进行硅化物化的源极/漏极扩散层的薄膜阻抗的实验。在实验中，使用膜厚为10nm、12nm、15nm、17nm、20nm的Ni膜，进行掺杂了硼离子的宽度为0.14μm的源极/漏极扩散层表面的硅化物化。针对各膜厚的情况，测定多个样本的薄膜阻抗，将其累积概率绘成曲线。图4是表示实验结果的坐标图。横轴表示源极/漏极扩散层的薄膜阻抗，纵轴表示累积概率。用■符号所示的曲线表示使用了膜厚为10nm的Ni膜的情况的测定结果，用●符号所示的曲线表示使用了膜厚为12nm的Ni膜的情况的测定结果，用△符号所示的曲线表示使用了膜厚为15nm的Ni膜的情况的测定结果，用_符号所示的曲线表示使用了膜厚为17nm的Ni膜的情况的测定结果，用◇符号所示的曲线表示使用了膜厚为20nm的Ni膜的情况的测定结果。
从图4所示的实验结果可知，在Ni膜的膜厚为17nm、20nm的情况下，与Ni膜的膜厚为10nm、12nm、15nm的情况相比较，薄膜阻抗的偏差非常小。从该结果得知，在Ni膜的膜厚为17nm以上的情况下，能够抑制NiSi2结晶的形成。即，可以认为，在该情况下，发生了按照图1所示的反应模式的硅化物化。另外，在Ni膜的膜厚为17nm以上的情况下，硅化物的凝集也被抑制。
另一方面，在Ni膜的膜厚小于17nm的情况下，被硅化物化的源极/漏极扩散层的薄膜阻抗的偏差变得显著。从该结果得知，在Ni膜的膜厚小于17nm的情况下，会形成有NiSi2结晶。即，在该情况下，推测发生了按照图2所示的反应模式的硅化物化。
但是，由20nm以上的膜厚的Ni膜形成的NiSi膜的膜厚为30nm以上。因此，在仅使用20nm以上的膜厚的Ni膜进行栅极电极表面和源极/漏极扩散层表面的硅化物化时，能够抑制NiSi2结晶的形成，另一方面，有可能导致接合漏电流增加。
本申请发明人潜心研究的结果，想到了如果如以下那样，则能够在抑制高阻抗的NiSi2结晶的同时，以所希望的厚度形成NiSi膜。下面，针对本发明的硅化物化工艺，使用图5进行说明。
首先，如图5(a)所示，在硅基板10上形成例如膜厚为20nm的Ni膜12。此外，Ni膜12的膜厚做成如17nm以上。但是，如后面所述，被硅化物化之后，由于需要确实地除去和Ni膜12中的Si未反应的部分，所以期望Ni膜12的膜厚即使厚也设定在200nm以下。
接着，作为第一次热处理，通过例如RTA(Rapid Thermal Annealing快速热退火)法进行270℃、30秒钟的低温的热处理。由此，如图5(b)所示，使Ni膜12中的下层侧的部分中的Ni和硅基板10中的上层侧的部分中的Si反应，形成Ni2Si膜14。即，在硅基板10和Ni膜12的界面形成仅由Ni2Si相的镍硅化物构成的镍硅化物膜14。使和Ni膜12中的Si反应的下层侧的部分的膜厚为例如10nm。此外，第一次的热处理的热处理的温度为例如200～400℃。热处理时间为例如10秒～60分钟。
接着，如图5(c)所示，通过蚀刻将和Ni膜12中的Si未反应的部分有选择地除去。作为蚀刻溶液，例如使用将硫酸和过氧化氢以3∶1的比例混合后的硫酸双氧水。蚀刻时间根据和Ni膜12中的Si未反应的部分的膜厚等来设定。例如，将蚀刻时间设为1～30分钟。
接着，作为第二次热处理，例如通过RTA法进行500℃、30秒钟的低温的热处理。由此，如图5(d)所示，使Ni2Si膜14中的Ni2Si和硅基板10中的上层侧的部分中的Si反应，形成NiSi膜16。即，在硅基板10上形成仅由NiSi相的镍硅化物构成的镍硅化物膜16。此外，第二次热处理的热处理温度为和第一次热处理的热处理温度大致相同的温度或者高于第一次热处理的热处理温度的高温。具体而言，例如设为350～650℃。热处理时间为例如10秒～60分钟。
如上所述，在本发明的硅化物化中，通过第一次热处理使比较厚的Ni膜12中的下层侧的部分和硅基板10中的上层侧的部分反应。由于使用比较厚的Ni膜12，所以在第一次热处理中，能够在抑制NiSi2结晶的形成的同时，形成Ni2Si膜14。并且，在有选择地蚀刻除去和Ni膜12中的Si未反应的部分之后，通过第二热处理使Ni2Si膜14和硅基板10中的上层侧的部分反应，形成NiSi膜16，所以能够防止形成膜厚过厚的NiSi膜16。NiSi膜16的膜厚能够通过适当地设定第一次、第二次热处理的热处理温度、热处理时间等的条件来进行控制。
这样一来，能够抑制高阻抗的NiSi2膜的形成，同时在硅基板10上以所希望的厚度形成低阻抗的优质的NiSi膜16，能够使硅基板10和NiSi膜16的界面的粗糙度变小。由此，在进行栅极电极表面、源极/漏极扩散层表面的硅化物化时，能够抑制薄膜阻抗的偏差。另外，能够抑制接合漏电流。
为了通过第一次热处理抑制NiSi2膜的形成的同时而形成Ni2Si膜，期望将Ni膜的膜厚设定在17nm以上。下面，阐述理由。
图6是示意性地表示由硅基板和镍硅化物膜构成的系统的吉布斯自由能和用于硅化物化的Ni膜的膜厚的关系的坐标图。在坐标图中，虚线的曲线表示由硅基板和NiSi2膜构成的系统的吉布斯自由能和用于硅化物化的Ni膜的膜厚的关系。在坐标图中，实线的曲线表示由硅基板和Ni2Si膜构成的系统的吉布斯自由能和用于硅化物化的Ni膜的膜厚的关系。
如图6的坐标图所示，可以预想，以Ni膜的膜厚17nm附近为边界，在Ni膜的膜厚小于边界的膜厚时，由硅基板和NiSi2膜构成的系统和由硅基板和Ni2Si膜构成的系统相比，前者吉布斯自由能变低。因此，可以认为此时稳定地形成了NiSi2膜。
另一方面，可以预想，以Ni膜的膜厚17nm附近为边界，在Ni膜的膜厚大于边界的膜厚时，由硅基板和Ni2Si膜构成的系统和由硅基板和NiSi2膜构成的系统相比，前者吉布斯自由能变小。因此，可以认为此时稳定地形成了Ni2Si膜。即，可以认为，通过将Ni膜的膜厚设定为17nm以上，从而能充分地抑制NiSi2膜的形成。
如上所述，可以认为，通过将Ni膜的膜后设定为17nm以上、更优选设定为20nm以上，从而能够通过第一次热处理来抑制NiSi2膜的形成，同时形成Ni2Si膜。这也可以从图4所示的源极/漏极扩散层的薄膜阻抗的测定结果来证实。
针对本发明的第一实施方式的半导体装置及其制造方法，使用图7至图22来说明。图7是表示本实施方式的半导体装置的结构的剖面图，图8至图18是表示本实施方式的半导体装置的制造方法的工序剖面图，图19是表示本实施方式的半导体装置的制造方法的评估结果的穿透式电子显微镜照片，图20是表示用于本实施方式的半导体装置的制造方法的评估的半导体装置的结构的剖面图，图21和图22是表示本实施方式的半导体装置的制造方法的评估结果的坐标图。
首先，使用图7来说明本实施方式的半导体装置的结构。
在硅基板34上形成有划定元件区域的元件分离区域46。在形成了元件分离区域46的硅基板34内形成有阱(未图示)。
在形成了阱的硅基板34上经由由氧化硅膜构成的栅极绝缘膜52而形成了由多晶硅膜构成的栅极电极54。在栅极电极54上形成有仅由NiSi构成的镍硅化物膜72a。即，镍硅化物膜72a仅由NiSi相的镍硅化物构成。镍硅化物膜72a的膜厚为例如20nm以下。
在形成了镍硅化物膜72a的栅极电极54的侧壁部形成有侧壁绝缘膜60。
在栅极电极54下的硅基板34内形成有沟道掺杂层50。在栅极电极54的两侧的硅基板34内形成有由构成延伸源极/漏极结构的延伸区域的浅杂质扩散区域58和深杂质扩散区域62构成的源极/漏极扩散层64。在源极/漏极扩散层64上形成有仅由NiSi构成的镍硅化物膜72b。即，镍硅化物72b仅由NiSi相的镍硅化物构成。镍硅化物72b的厚度为例如20nm以下。
这样一来，在硅基板34上形成有具有栅极电极54和源极/漏极扩散层64的MOS晶体管。
在形成了MOS晶体管的硅基板34上形成有氮化硅膜74。在氮化硅膜74上形成有氧化硅膜76。
在氧化硅膜76和氮化硅膜74形成有到达栅极电极54上的镍硅化物膜72a的接触孔78a。另外，在氧化硅膜76和氮化硅膜74形成有到达源极/漏极扩散层64上的镍硅化物膜72b的接触孔78b。
在接触孔78a、78b内分别埋入由阻挡金属80和钨膜82构成的接触塞84a、84b。
在埋入了接触塞84a、84b的氧化硅膜76上形成有层间绝缘膜86。
这样一来，构成本实施方式的半导体装置。
本实施方式的主要特征在于，分别在栅极电极54上和源极/漏极扩散层64上形成的镍硅化物膜72a、72b仅由NiSi相的镍硅化物构成。
即，在本实施方式的半导体装置中，在镍硅化物膜72a、72b中没有形成NiSi2结晶。另外，在镍硅化物膜72a和栅极电极54的界面以及镍硅化物膜72b和硅基板34的界面也没有形成NiSi2结晶。
这样，由于镍硅化物72a、72b仅由NiSi相的镍硅化物构成，所以能使NiSi膜72a和栅极电极54的界面以及NiSi膜72b和源极/漏极扩散层64的界面的粗糙度变小，从而能够抑制栅极电极54表面和源极/漏极扩散层64表面的薄膜阻抗的偏差。
另外，镍硅化物膜72b的膜厚薄到例如20nm以下，并且，到达源极/漏极扩散层64的接合部的附近，由于没有形成成为接合漏电流的发生原因的NiSi2结晶，所以即使在使源极/漏极扩散层64的接合深度变浅的情况下，也能够抑制接合漏电流。
接着，使用图8至图18来说明本实施方式的半导体装置的制造方法。
首先，使用例如氨双氧水来清洗硅基板34的表面。作为硅基板34，使用例如面方位(100)的p型硅基板。
接着，在硅基板34上，通过例如热氧化法形成例如膜厚为50nm的氧化硅膜36(参照图8(a))。
接着，通过例如旋涂法形成光致抗蚀膜38。然后，使用光刻法技术对光致抗蚀膜图案成型。由此，形成了用于对氧化硅膜36进行图案成型的光致抗蚀掩模38(参照图8(b))。
接着，将光致抗蚀膜38作为掩模，对氧化硅膜36进行蚀刻(参照图8(c))。
接着，将光致抗蚀膜38和氧化硅膜36作为掩模，通过例如离子注入法，在硅基板34导入掺杂剂杂质。由此，形成了规定的导电型的阱40(参照图9(a))。在形成用于形成NMOS晶体管的p型阱的情况下，使用例如硼作为p型的掺杂剂杂质，离子注入的条件例如为将加速电压设为120keV，将剂量设为1×1013cm-2。在形成用于形成PMOS晶体管的n型阱的情况下，使用例如磷作为n型的掺杂剂杂质，离子注入的条件例如为将加速电压设为300keV，将剂量设为1×1013cm-2。
形成阱40后，剥离光致抗蚀膜38(参照图9(b))。接着，蚀刻除去氧化硅膜36(参照图9(c))。
接着，通过例如STI(Shallow Trench Isolation)法如下形成划定元件区域的元件分离区域。
首先，在硅基板34上通过例如CVD(Chemical Vapor Deposition)法形成例如膜厚为50nm的氮化硅膜42(参照图10(a))。
接着，通过光刻法技术和干式蚀刻对氮化硅膜42进行图案成型。由此，形成用于形成埋入了氧化硅膜的沟道的硬掩模42(参照图10(b))。
接着，将氮化硅膜42作为掩模，对硅基板34进行蚀刻。这样一来，在硅基板34形成了沟道44(参照图10(c))。
形成沟道44之后，通过例如湿式蚀刻除去作为掩模而使用的氮化硅膜42(参照图11(a))。
接着，在形成了沟道44的硅基板34上通过例如CVD法形成例如膜厚为300nm的氧化硅膜。
接着，通过例如CMP(Chemical Mechanical Polishing)法来研磨氧化硅膜，直到硅基板34的表面露出为止，从而除去硅基板34上的氧化硅膜。
这样一来，形成由埋入在沟道44的氧化硅膜构成的元件分离区域46(参照图11(b)))。通过元件分离区域46来划定元件区域。
接着，通过例如旋涂法，形成光致抗蚀膜48。然后，使用光刻法技术，对光致抗蚀膜48进行图案成型。由此，形成了用于形成沟道掺杂层的光致抗蚀掩模48(参照图11(c))。此外，在图11(c)以后的附图中，放大表示形成了MOS晶体管的元件区域。
接着，将光致抗蚀膜48作为掩模，通过例如离子注入法，向硅基板34导入掺杂剂杂质。由此，在硅基板34内形成沟道掺杂层50(参照图12(a))。在形成NMOS晶体管的情况下，使用例如硼作为p型的掺杂剂杂质，离子注入的条件例如为将加速电压设为15keV，将剂量设为1×1013cm-2。在形成PMOS晶体管的情况下，使用例如砷作为n型的掺杂剂杂质，离子注入的条件例如为将加速电压设为80keV，将剂量设为1×1013cm-2。
形成沟道掺杂层50后，剥离作为掩模使用的光致抗蚀膜48。
接着，通过例如950℃、10秒钟的热处理，使沟道掺杂层50中的掺杂剂杂质活性化。
接着，在硅基板34上通过例如热氧化法形成由例如膜厚为2nm的氧化硅膜构成的栅极绝缘膜52(参照图12(b))。此外，使用了氧化硅膜作为栅极绝缘膜52的材料，但栅极绝缘膜52的材料并不仅限于氧化硅膜，而可以适当地采用其他所有的绝缘膜。
接着，在整个面上通过例如CVD法形成例如膜厚为100nm的多晶硅膜54。
接着，通过例如离子注入法，将掺杂剂杂质倒入多晶硅膜54(参照图12(c))。在形成NMOS晶体管的情况下，使用例如磷作为n型的掺杂剂杂质，离子注入的条件例如为将加速电压设为10keV，将剂量设为1×1016cm-2。在形成PMOS晶体管的情况下，使用例如硼作为p型的掺杂剂杂质，离子注入的条件例如为将加速电压设为5keV，将剂量设为5×1015cm-2。
接着，通过例如旋涂法形成光致抗蚀膜56。然后，使用光蚀刻技术对光致抗蚀膜56进行图案成型。由此，形成了用于对多晶硅膜54进行图案成型的光致蚀刻掩模56(参照图13(a))。
接着，将光致抗蚀膜56作为掩模，对多晶硅膜54干式蚀刻。由此形成了由多晶硅膜构成的栅极电极54(参照图13(b))。
形成栅极电极54之后，除去作为掩模使用的光致抗蚀膜56。
接着，将栅极电极54作为掩模，通过例如离子注入法，在栅极电极54的两侧的硅基板34导入掺杂剂杂质。在形成NMOS晶体管的情况下，使用例如砷作为n型的掺杂剂杂质，离子注入的条件例如为将加速电压设为1keV，将剂量设为1×1015cm-2。在形成PMOS晶体管的情况下，使用例如硼作为p型的掺杂剂杂质，离子注入的条件例如为将加速电压设为0.5keV，将剂量设为5×1015cm-2。由此，形成了构成延伸源极/漏极结构的延伸区域的浅的杂质扩散区域58(参照图13(c))。
接着，在整个面上通过例如CVD法形成例如膜厚为100nm的氧化硅膜60(参照图14(a))。
接着，通过例如RIE(Reactive Ion Etching)法对氧化硅膜60进行非等向性蚀刻。由此，在栅极电极54的侧壁部分形成了由氧化硅膜构成的侧壁绝缘膜60(参照图14(b))。此外，在这里使用了氧化硅膜作为侧壁绝缘膜60的材料，但侧壁绝缘膜60的材料并不仅限于氧化硅膜，可以适当地使用其它所有的绝缘膜。
接着，将栅极电极54和侧壁绝缘膜60作为掩模，通过例如离子注入法，向栅极电极54和侧壁绝缘膜60的两侧的硅基板34导入掺杂剂杂质。在形成NMOS晶体管的情况下，使用例如磷作为n型的掺杂剂杂质，离子注入的条件例如为将加速电压设为8keV，将剂量设为1×1016cm-2。在形成PMOS晶体管的情况下，使用例如硼作为p型的掺杂剂杂质，离子注入的条件例如为将加速电压设为5keV，将剂量设为5×1015cm-2。由此，形成了构成源极/漏极扩散层的深的区域的杂质扩散区域62(参照图14(c))接着，通过进行规定的热处理，使被导入在杂质扩散区域58、62的掺杂剂杂质活性化。
这样一来，在栅极电极54的两侧的硅基板34内形成了延伸区域、即由浅的杂质扩散区域58和深的杂质扩散区域62构成的源极/漏极扩散层64(参照图15(a))。
接着，通过例如氟酸处理来除去在栅极电极54的表面和源极/漏极扩散层64的表面所形成的自然氧化膜。
接着，在整个面上，通过使用了例如Ni靶的溅射法，形成例如膜厚为20nm的Ni膜66(参照图15(b))。Ni膜66的膜厚例如为17nm以上。此外，如后面所述，由于需要在第一次热处理后确实地除去和Ni膜66中的Si未反应的部分，所以期望Ni膜的膜厚在200nm以下。
接着，在Ni膜66上通过例如PVD(Physical Vapor Deposition)法形成例如由膜厚5～50nm的氮化钛(TiN)膜构成的保护膜68(参照图15(c))。此外，保护膜68并不限定于氮化钛膜。可以使用例如膜厚5～30nm的钛(Ti)作为保护膜68。
通过保护膜68能够防止镍膜和其后所形成的镍硅化物膜的氧化。
另外，当将形成了Ni膜66的基板在Ni膜66露出的状态下装载到基板搬送用的盒体，或者收容在RTA装置的炉内和成膜装置的腔室内时，有时这些会被Ni污染，然后装载到盒体或者被收容在RTA装置的炉内和成膜装置的腔室内的其他的基板等会附着由Ni构成的颗粒。通过在Ni膜66上形成保护膜68，从而能防止这种由Ni导致的二次污染。
接着，作为用于硅化物化的第一次热处理，通过例如RTA法，进行例如270℃、30秒钟的热处理。由此，使Ni膜66中的下层侧部分中的Ni膜和栅极电极54中的上层侧的部分中的Si反应，使Ni膜66中的下层侧的部分中的Ni和源极/漏极扩散层64中的上层侧的部分中的Si反应。这样一来，在栅极电极54上形成了Ni2Si膜70a，在源极/漏极扩散层64上形成了Ni2Si膜70b(参照图16(a))。即，在栅极电极54和Ni膜66的界面、以及源极/漏极扩散层64和Ni膜66的界面形成了仅由Ni2Si相的镍硅化物构成的镍硅化物膜70a、70b。
接着，通过湿式蚀刻分别有选择地除去和保护膜68以及Ni膜66中的Si未反应的部分(参照图16(b))。作为蚀刻溶液，使用例如将硫酸和过氧化氢以3∶1混合后的硫酸双氧水。另外，蚀刻时间设为例如20分钟。
接着，作为用于硅化物化的第二次热处理，通过例如RTA法，进行例如500℃、30秒钟的热处理。由此，使Ni2Si膜70a中的Ni2Si和栅极电极54中的上层侧的部分中的Si反应，使Ni2Si膜70b中的Ni2Si和源极/漏极扩散层64中的上层侧的部分中的Si反应。这样一来，在栅极电极54上形成了NiSi膜72a，在源极/漏极扩散层64上形成了NiSi膜72b(参照图16(c))。即，在栅极电极54上以及源极/漏极扩散层64上形成了仅由NiSi相的镍硅化物构成的镍硅化物膜72a、72b。
这样一来，通过侧壁工艺在栅极电极54上形成了NiSi膜72a。另外，在源极/漏极扩散层64上形成了NiSi膜72b。此外，通过适当地设定Ni膜66的膜厚、第一次和第二次的热处理条件，从而能够得到所希望的膜厚的NiSi膜72a、72b。例如，能够得到膜厚为20nm以下的NiSi膜72a、72b。
这样，本实施方式的半导体装置的制造方法主要特征在于，比较厚地形成Ni膜66之后，首先，通过进行第一次的热处理，使栅极电极54以及源极/漏极扩散层64中的上层侧部分中的Si和Ni膜66中的下层侧的部分中的Ni分别反应，在栅极电极54上和源极/漏极扩散层64上分别形成Ni2Si膜70a、70b，有选择地除去和Ni膜66中的Si未反应的部分之后，通过进行第二次热处理，使栅极电极54以及源极/漏极扩散层64中的上层侧部分中的Si和Ni2Si膜70a、70b中的Ni2Si分别反应，在栅极电极54上和源极/漏极扩散层64上分别形成NiSi膜72a、72b。
通过第一次热处理使栅极电极54以及源极/漏极扩散层64中的上层侧部分中的Si和比较厚地形成的Ni膜66中的下层侧的部分中的Ni分别反应，从而在第一次热处理中，能够在抑制NiSi2结晶的形成的同时，形成Ni2Si膜70a、70b。并且，有选择地蚀刻除去和Ni膜66中的Si未反应的部分之后，通过第二次热处理使栅极电极54以及源极/漏极扩散层64中的上层侧部分中的Si和Ni2Si膜70a、70b中的Ni2Si分别反应而形成NiSi膜72a、72b，从而能够防止形成膜厚过厚的NiSi膜72a、72b。NiSi膜72a、72b的膜厚能够通过适当设定第一次、第二次热处理的热处理温度、热处理时间等条件来进行控制。
这样一来，在栅极电极54以及源极/漏极扩散层64上，能够在抑制高阻抗的NiSi2结晶的形成的同时，以所希望的膜厚形成优质的NiSi膜72a、72b。由此，能够使NiSi膜72a和栅极电极54的界面以及NiSi膜72b和源极/漏极扩散层64的界面的粗糙度变小，从而能够抑制栅极电极54表面以及源极/漏极扩散层64表面的偏差。另外，能够抑制接合漏电流。
接着，在整个面上通过例如等离子体CVD法形成例如膜厚为50nm的氮化硅膜74。氮化硅膜74的成膜温度例如为500℃。此外，为了抑制NiSi膜72a、72b的凝集，而在例如500℃以下的温度进行自对准硅化物工艺之后的工序。
接着，在氮化硅膜74上通过例如等离子体CVD法形成例如膜厚为600nm的氧化硅膜76(参照图17(a))。
接着，通过例如CMP法使氧化硅膜76平坦化(参照图17(b))。
接着，通过光刻法技术以及干式蚀刻，在氧化硅膜76和氮化硅膜74上分别形成到达NiSi膜72a的接触孔78a、以及到达NiSi膜72b的接触孔78b(参照图17(c))。
接着，在形成了接触孔78a、78b的氧化硅膜76上通过例如溅射法形成例如膜厚为50nm的由氮化钛膜构成的阻挡金属80。
接着，在阻挡金属80上通过例如CVD法形成例如膜厚为400nm钨膜82(参照图18(a))。
接着，通过例如CMP法，对钨膜82和阻挡金属80进行研磨，直到氧化硅膜76的表面露出为止。这样一来，在接触孔78a、78b内分别形成由阻挡金属80和钨膜82构成的接触塞84a、84b(参照图18(b))。
接着，在整个面上形成层间绝缘膜86(参照图18(c))。
形成层间绝缘膜86之后，适当地形成配线层(未图示)。
这样一来，制造了图7所示的本实施方式的半导体装置。
接着，针对本实施方式的半导体装置的制造方法的评估结果，使用图19至图22进行说明。
(评估结果(其一))针对通过本实施方式的半导体装置的制造方法制造的MOS晶体管，使用穿透式电子显微镜进行剖面观察，对硅基板和镍硅化物膜的界面中的粗糙度进行了评估。剖面观察是针对在MOS晶体管的源极/漏极扩散层和在源极/漏极扩散层上所形成的镍硅化物膜的界面而进行的。
图19(a)是表示实施例1、即通过本实施方式的半导体装置的制造方法来制造半导体装置时的剖面观察的结果的穿透式电子显微镜照片。在实施例1中，在膜厚为20nm的Ni膜上形成TiN膜，作为第一次热处理，进行了260℃、30秒钟的热处理。接着，有选择地除去和TiN膜以及Ni膜中的Si未反应的部分之后，作为第二次热处理，进行了450℃、30秒钟的热处理。
图19(b)是表示比较例1情况下的剖面观察的结果的穿透式电子显微镜照片。在比较例1中，在膜厚为10nm的Ni膜上形成TiN膜，进行一次400℃、30秒钟的热处理。
图19(c)是表示比较例2情况下的剖面观察的结果的穿透式电子显微镜照片。在比较例2中，在膜厚为10nm的Ni膜上形成TiN膜，作为第一次热处理，进行280℃、30秒钟的热处理。有选择地除去和TiN膜以及Ni膜中的Si未反应的部分之后，作为第二次热处理，进行了450℃、30秒钟的热处理。
图19(d)是表示比较例3情况下的剖面观察的结果的穿透式电子显微镜照片。在比较例3中，在膜厚为10nm的Ni膜上形成TiN膜，作为第一次热处理，进行260℃、30秒钟的热处理。接着，有选择地除去和TiN膜以及Ni膜中的Si未反应的部分之后，作为第二次热处理，进行了450℃、30秒钟的热处理。
在图19(b)至图19(d)所示的比较例1至比较例3的情况下，观察到，在源极/漏极扩散层88和NiSi膜90的界面附近不均匀地形成了高阻抗的NiSi2结晶92。即，在比较例1至3的情况下，在源极/漏极扩散层上所形成的镍硅化物膜中，是NiSi相和NiSi2相混合的状态。不使Ni膜厚膜化而仅用低温退火，不能抑制NiSi2尖峰(spike)。
对此，在图19(a)所示的实施例1的情况下，观察不到这种NiSi2结晶。即，在实施例1的情况下，在源极/漏极扩散层上所形成的镍硅化物膜仅由NiSi相的镍硅化物构成。
从图19(a)至图19(b)所示的电子显微镜照片的比较可知，在实施例1的情况下，和比较例1至3的情况相比较，源极/漏极扩散层88和NiSi膜90的界面的粗糙度显著变小。
从通过上述的穿透式电子显微镜进行的剖面观察的结果可以确认，根据本实施方式的制造方法，能够在抑制NiSi2膜的形成的同时，形成优质的NiSi膜，并能够降低硅基板和NiSi膜的界面的粗糙度。
(评估结果(其二))针对通过本实施方式的半导体装置的制造方法所制造的MOS晶体管，测定了源极/漏极扩散层的接合漏电流。接合漏电流的测定是针对PMOS晶体管的离子注入了硼的p型的源极/漏极扩散层而进行的。
在进行测定时，如图20所示，对在栅极电极54的一侧所形成的源极/漏极扩散层64，经由接触塞84b和电极焊盘94a施加了负电压。另外，对栅极电极54的另一侧的没有形成源极/漏极扩散层的n型的阱40，经由接触塞84b和电极焊盘94b施加了正电压。这样一来，测定了在夹持栅极电极54的源极/漏极扩散层64和阱40之间施加了逆向偏压时流过的接合漏电流。针对以下叙述的实施例2、比较例4至6的情况，测定多个样本的接合漏电流，将其累积概率绘成曲线。图21是表示测定结果的坐标图。横轴表示源极/漏极扩散层的接合漏电流的栅极电极周边的成分，纵轴表示累积概率。
图21中用_符号所示的曲线表示实施例2、即表示通过本实施方式的半导体装置的制造方法制造了半导体装置时的测定结果。在实施例2中，在膜厚为20nm的Ni膜上形成TiN膜，作为第一次热处理，进行了270℃、30秒钟的热处理。接着，通过使用了氨双氧水和硫酸双氧水的清洗，而有选择地除去和TiN膜和Ni膜中的Si膜未反应的部分后，作为第二次热处理，进行了500℃、30秒钟的热处理。
图21中用●符号所示的曲线表示形成比较薄的Ni膜并仅进行了一次热处理的比较例4的情况下的测定结果。在比较例4中，在膜厚为10nm的Ni膜上形成TiN膜，进行了一次400℃、30秒钟的热处理。接着，通过使用了氨双氧水和硫酸双氧水的清洗，而有选择地除去和TiN膜和Ni膜中的Si膜未反应的部分。
图21中用△符号所示的曲线表示形成比较薄的Ni膜并进行了二次热处理的比较例5的情况下的测定结果。在比较例5中，在膜厚为10nm的Ni膜上形成TiN膜，作为第一次热处理，进行了300℃、30秒钟的热处理。接着，通过使用了氨双氧水和硫酸双氧水的清洗，而有选择地除去和TiN膜和Ni膜中的Si膜未反应的部分后，作为第二次热处理，进行了500℃、30秒钟的热处理。
图21中的■符号所示的曲线表示取代镍硅化物膜而形成了钴硅化物(CoSi2)膜的比较例6的情况下的测定结果。在比较例中，作为用于硅化物化的金属膜，取代Ni膜而形成4nm的Co膜，通过热处理形成了CoSi2膜。
从图21所示的各曲线的比较可知，将Ni膜比较厚地形成为20nm，并且将第一次热处理的温度比较低地设定为270℃的实施例2的情况，和将Ni膜较薄地形成为10nm的比较例4和5的情况相比较，前者接合漏电流变得极小。实施例2的情况的接合漏电流降低到与形成了CoSi2膜的比较例6的情况相当的程度。
另外，从比较例4和5的结果可知，在比较薄地形成Ni膜的情况下，无论第一次的热处理的温度的高低，都不能充分降低接合漏电流。
(评估结果(其三))进一步，针对通过本实施方式的半导体装置的制造方法而被制造的MOS晶体管，测定了栅极电极的薄膜阻抗。作为MOS晶体管，形成了PMOS晶体管。作为离子注入到栅极电极的掺杂剂杂质，使用了硼。其栅极长度做成40nm。针对上述实施例2、比较例4至6，测定多个样本的薄膜阻抗，并将其累积概率绘成曲线。图22是表示测定结果的坐标图。横轴表示栅极电极的薄膜阻抗，纵轴表示累积概率。图22中用_符号所示的曲线表示实施例2的情况的测定结果，用●符号所示曲线表示比较例4的情况的测定结果，用△符号所示的曲线表示比较例5的情况的测定结果，用■符号所示曲线表示比较例6的情况的测定结果。
从图22所示的各曲线的比较可知，实施例2的情况，和比较薄地形成Ni膜的比较例5的情况相比，前者薄膜阻抗变得极小。实施例2的情况的薄膜阻抗降低到和形成了CoSi2膜的比较例6的情况大致相同或者其以下的程度。
从上述的接合漏电流以及薄膜阻抗的测定结果可以确认，根据本实施方式的半导体装置的制造方法，能够在降低源极/漏极扩散层的接合漏电流的同时，降低形成了硅化物膜的栅极电极上部的薄膜阻抗。
这样，根据本实施方式，以比较厚的规定的膜厚以上的厚度形成Ni膜66，通过第一次热处理使Ni膜66中的下层侧的部分和Si反应，形成Ni2Si膜70a、70b，除去和Ni膜66中的Si未反应的部分之后，通过第二次热处理使Ni2Si膜70a、70b和Si反应，形成NiSi膜72a、72b，从而能抑制高阻抗的NiSi2膜的形成，同时能够以所希望的厚度形成优质的NiSi膜72a、72b。因此，能够使在栅极电极54和NiSi膜72a的界面以及源极/漏极扩散层64和NiSi膜72b的界面的粗糙度变小，能够抑制栅极电极54表面以及源极/漏极扩散层64表面的薄膜阻抗的偏差。另外，能够抑制接合漏电流。
(变形例)针对本实施方式的变形例的半导体装置的制造方法进行说明。
本变形例的半导体装置的制造方法特征在于，在上述半导体装置的制造方法中，不开放于空气中而连续地从形成Ni膜66的工序开始进行到进行第一次热处理的工序。
首先，到形成源极/漏极扩散层64为止的工序由于和图8(a)至图15(a)所示的上述的半导体装置的制造方法相同，所以省略说明。
接着，通过例如氟酸处理，除去在栅极电极54的表面以及源极/漏极扩散层64的表面所形成的自然氧化膜。
接着，在整个面上形成例如膜厚为20nm的Ni膜66。Ni膜66的膜厚为17nm以上。此外，由于在硅化物化之后需要确实地除去和Ni膜66中的Si未反应的部分，所以期望Ni膜66的膜厚在200nm以下。
这里，在Ni膜66的形成上可以使用能够不开放于空气中而在同一个腔室内连续进行多种的金属膜的成膜和热处理的成膜装置。该成膜装置的金属膜的成膜方法例如为溅射法、蒸镀法等。由此，能够不开放于空气中而连续地进行到Ni膜66的成膜、在Ni膜66上形成的TiN膜等保护膜68的成膜、以及第一次热处理。
接着，在形成了Ni膜66的腔室内继续在Ni膜66上形成由例如膜厚为5～50nm的TiN膜构成的保护膜68。此外，保护膜68并不仅限于氮化钛膜。作为保护膜68，可以使用例如膜厚为5～30nm的Ti膜。
在本实施例中，在Ni膜形成后，不在Ni膜66露出的状态下进行基板的搬送、在其他装置的处理等，而在进行了Ni膜66的形成的腔室内继续形成保护膜68。因此，能够更有效地防止因Ni导致的二次污染。
接着，在进行Ni膜66和保护膜68的形成的腔室内继续作为用于硅化物化的第一次热处理，通过例如RTA法，进行例如270℃、30秒钟的热处理。由此，使Ni膜66中的下层侧的部分中的Ni和栅极电极54中的上层侧的部分中的Si反应，使Ni膜66中的下层侧的部分中的Ni和源极/漏极扩散层64中的上层侧部分中的Si反应。这样一来，在栅极电极54上形成了Ni2Si膜70a，在源极/漏极扩散层64上形成了Ni2Si膜70b。
进行了第一次热处理之后的工序由于和图16(b)至图18(c)所示的上述的半导体装置的制造方法相同，所以省略说明。
这样，在本实施例的半导体装置的制造方法中，不开放于空气中而在同一个装置的腔室内连续地从形成Ni膜66的工序开始进行到进行第一次热处理的工序。因此，不会使Ni膜66的表面暴露在空气中，而能够进行从Ni膜66的形成到第一次热处理。由此，能够抑制Ni膜66的表面被氧化，能够形成优质的硅化物膜。另外，由于进行第一次热处理而不需要格外使用热处理装置，所以能够提高制造工序的处理能力。
另外，由于在进行了Ni膜66的腔室内继续来形成保护膜68，所以能更有效地防止由Ni导致的二次污染。
针对本发明的第二实施方式的半导体装置及其制造方法，使用图23进行说明。图23是表示本实施方式的半导体装置的制造方法的工序剖面图。此外，对和图7至图18所示的第一实施方式的半导体装置及其制造方法相同的结构要素，标上相同的附图标记，省略或者简略说明。
本实施方式的半导体装置的结构和第一实施方式的半导体装置大致相同。本实施方式的半导体装置，其制造方法和第一实施方式的半导体装置不同。
即，本实施方式的半导体装置的制造方法特征在于，在第一实施方式的半导体装置的制造方法中，在用于硅化物化的第一次热处理之前，通过Ni离子的离子注入来使Ni膜66非结晶化。
首先，由于到形成源极/漏极扩散层64为止的工序和在图8(a)至图15(a)所示的第一实施方式的半导体装置的制造方法相同，所以省略说明。
接着，通过例如氟酸处理，除去在栅极电极54的表面以及源极/漏极扩散层64的表面所形成的自然氧化膜。
接着，在整个面上，通过使用了Ni靶的溅射法，形成例如膜厚为20nm的Ni膜66(参照图23(a))。Ni膜66的膜厚为17nm以上。此外，由于需要在硅化物化之后确实地除去和Ni膜66中的Si未反应的部分，所以期望Ni膜66的膜厚在200nm以下。
接着，在进行用于硅化物化的第一次热处理之前，对Ni膜66进行Ni离子的离子注入(参照图23(b))。由此，Ni膜66被非结晶化。此外，Ni离子注入的条件根据Ni膜66的膜厚而适当地设定。在Ni膜66的膜厚例如为20nm的情况下，离子注入的条件例如为将加速电压设为5keV。另外，在Ni膜66的膜厚例如为200nm的情况下，离子注入的条件例如为将加速电压设为500keV。剂量只要是能够使Ni膜66非结晶化的量就可以，例如设为1×1014～1×1015cm-2。
接着，在被非结晶化的Ni膜66上通过例如PVD法形成由例如膜厚为5～50nm的TiN膜构成的保护膜68(参照图23(c))。保护膜68是用于防止镍膜66以及所形成的镍硅化物膜的氧化的。此外，保护膜68并不限于氮化钛膜。作为保护膜68，可以使用例如膜厚为5～30nm的Ti膜。
由于形成了保护膜68之后的工序和图16(a)至图18(c)所示的第一实施方式的半导体装置的制造方法同样，所以省略说明。
这样，在本实施方式的半导体装置的制造方法中，在用于硅化物化的第一次热处理之前，通过对Ni膜66进行Ni的离子注入，从而Ni膜66被非结晶化。因此，在第一次热处理的硅化物工艺中，和镍膜未被非结晶化的情况相比较，Ni膜66中的Ni以较大的扩散速度扩散的同时和Si反应。因此，在第一次热处理中，能够高效率且稳定地形成Ni2Si膜70a、70b。由此，能够更有效地抑制Ni2Si膜的形成，同时能够形成优质NiSi膜72a、72b。
另外，在本实施方式中，针对通过Ni离子的离子注入而使Ni膜66非结晶化的情况进行说明了，但是使Ni膜66非结晶化的方法并不限于离子注入。可以通过在将溅射率设为例如1nm/秒以上那样非常大的条件下堆积Ni的方法、和将溅射时的氩(Ar)的压力设为例如5mTorr以上那样大，来使Ni膜66非结晶化。此外，通过这些方法，即是在使Ni膜66纳米晶粒(nanograin)化的情况下，也能得到和使Ni膜66非结晶化的情况相同的效果。这里，所谓纳米晶粒化是指将构成金属模的晶粒的粒径形成为纳米等级。
另外，在专利文献1公开了这样的技术，在使用Co膜的自对准硅化物工艺中，以抑制成为接合漏电流的发生的原因的CoSix的异常成长(尖峰)的发生为目的，在硅基板上形成Co膜之前，预先使硅基板非结晶化。但是，专利文献1所公开的技术是使硅基板非结晶化的，和在使用了Ni膜的自对准硅化物工艺中使Ni膜非结晶化的本实施方式的半导体装置的制造方法没有关系。
针对本发明的第三实施方式的半导体装置及其制造方法，使用图24至图29进行说明。图24是表示本实施方式的半导体装置的结构的剖面图。图25至图29是表示本实施方式的半导体的制造方法的工序剖面图。此外，对和图7至图18所示的第一实施方式的半导体装置及其制造方法相同的结构要素，标上相同的附图标记，省略或者简略说明。
首先，针对本实施方式的半导体装置的结构，使用图24进行说明。
在硅基板34上形成有划定元件区域的元件分离区域46。在此，图中左侧的元件区域是NMOS晶体管形成区域96，图中右侧的元件区域是PMOS晶体管形成区域98。在NMOS晶体管形成区域96的硅基板34内形成有p型阱(未图示)。在PMOS晶体管形成区域98的硅基板34内形成有n型阱(未图示)。
在NMOS晶体管形成区域96的硅基板34上，经由由氧化硅膜构成的栅极电极52，形成有由多晶硅膜构成的栅极电极54n。在栅极电极54n上形成有仅由NiSi构成的镍硅化物膜72a。即，镍硅化物膜72a仅由NiSi相的镍硅化物构成。镍硅化物膜72a的膜厚为例如20nm以下。
在形成了镍硅化物膜72a的栅极电极54n的侧壁部形成有侧壁绝缘膜60。
在栅极电极54n的两侧的硅基板34内形成有由构成延伸源极/漏极结构的延伸区域的浅的杂质扩散区域58n和深的杂质扩散区域62n构成的源极/漏极扩散层64n。在源极/漏极扩散层64n上形成有仅由NiSi构成的镍硅化物膜72b。即，镍硅化物膜72b仅由NiSi相的镍硅化物构成。镍硅化物膜72b的膜厚为例如20nm以下。
这样一来，在NMOS晶体管形成区域96的硅基板34上形成有具有栅极电极54n和源极/漏极扩散层64n的NMOS晶体管。
在PMOS晶体管形成区域98的硅基板34上，经由由氧化硅膜构成的栅极绝缘膜52，形成有由多晶硅膜构成的栅极电极54p。栅极电极54p在多晶硅膜上还具有组成比x为0＜x＜1的Si1-xGex膜100a。Si1-xGex膜100a的组成为例如Si0.76Ge0.24。在栅极电极54p的Si1-xGex膜100a上形成有仅由组成比x为0＜x＜1的NiSi1-xGex构成的镍硅化物膜102a。即，镍硅化物膜102a仅由组成比x为0＜x＜1的NiSi1-xGex相的镍硅化物构成。此外，镍硅化物膜102a的NiSi1-xGex中的Ni和Si1-xGex的组成比为1∶1。具体而言，镍硅化物102a的组成例如为NiSi0.76Ge0.24。镍硅化物膜102a的膜厚为例如20nm以下。
在形成了镍硅化物膜102a的栅极电极54p的侧壁部形成有侧壁绝缘膜60。
在栅极电极54p的两侧的硅基板34内，形成有由构成延伸源极/漏极结构的延伸区域的浅的杂质扩散区域58p和深的杂质扩散区域62p构成的源极/漏极扩散层64p。
在栅极电极54p以及侧壁绝缘膜60的两侧的源极/漏极扩散层64p内，形成有凹部104。在该凹部104内埋入有组成比x为0＜x＜1的Si1-xGex膜100b。Si1-xGex膜100b的组成和Si1-xGex膜100a为相同的组成，例如为Si0.76Ge0.24。这样，在本实施方式的半导体装置中的PMOS晶体管，在源极/漏极区域埋入有Si1-xGex膜100b。由于Si1-xGex的晶格常数大于Si的晶格常数，所以在成为硅基板34的沟道层的部分施加压缩变形。由此，实现高的霍耳迁移率(hall mobility)。
在被埋入源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b上，形成有仅由组成比x为0＜x＜1的NiSi1-xGex构成的镍硅化物膜102b。即，镍硅化物膜102b仅由组成比x为0＜x＜1的NiSi1-xGex相的镍硅化物构成。此外，镍硅化物膜102b的NiSi1-xGex中的Ni和Si1-xGex的组成比为1∶1。具体而言，镍硅化物102b的组成和镍硅化物膜102a为相同的组成，例如为NiSi0.76Ge0.24。镍硅化物膜102b的膜厚为例如20nm以下。
这样一来，在PMOS晶体管形成区域98的硅基板34上，形成有具有栅极电极54p和源极/漏极扩散层64p的PMOS晶体管。
在形成了NMOS晶体管和PMOS晶体管的硅基板34上，形成有氮化硅膜74。在氮化硅膜74上形成有氧化硅膜76。
在氧化硅膜76和氮化硅膜74形成有到达栅极电极54n、54p上的镍硅化物膜72a、102a的接触孔78a。另外，在氧化硅膜76和氮化硅膜74上形成有到达源极/漏极扩散层64n、64p上的镍硅化物膜72b、102b的接触孔78b。
在接触孔78a、78b内分别埋入有由阻挡金属80以及钨膜82构成的接触塞84a、84b。
在埋入了接触塞84a、84b的氧化硅膜76上，形成有层间绝缘膜86。在层间绝缘膜86埋入有与接触塞84a、84b电连接的配线层106。由钽膜构成的阻挡金属108和铜膜110构成配线层106。
在埋入了配线层106的层间绝缘膜86上，形成有层间绝缘膜112。在层间绝缘膜112埋入了与配线层106电连接的配线层114。由钽膜构成的阻挡金属116和铜膜118来构成配线层114。
在埋入了配线层114的层间绝缘膜112上，形成有与配线层114电连接的电极120。电极120由铝膜构成。
这样一来，就构成了本实施方式的半导体装置。
本实施方式的半导体装置的主要特征在于，在通过Si1-xGex膜100b对成为硅基板34的沟道层的部分施加压缩变形的PMOS晶体管中，在栅极电极54p的Si1-xGex膜100a上、以及被埋入源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b上分别形成的镍硅化物膜102a、102b仅由组成比x为0＜x＜1的NiSi1-xGex相的镍硅化物构成。
即，在本实施方式的半导体装置中，在镍硅化物膜102a、102b中没有形成Ni(Si1-xGex)2结晶。另外，在镍硅化物膜102a和栅极电极54p的Si1-xGex膜100a的界面也没有形成Ni(Si1-xGex)2结晶。另外，在镍硅化物膜102b和被埋入源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b的界面也没有形成Ni(Si1-xGex)2结晶。这里，Ni(Si1-xGex)2结晶指Ni和Si1-xGex的组成比为1∶2的混晶。Ni(Si1-xGex)2结晶和Ni和Si1-xGex的组成比为1∶1的NiSi1-xGex结晶相比较，前者是高阻抗，和NiSi2结晶同样，成为薄膜阻抗的偏差、接合漏电流增大的原因。
这样，由于镍硅化物膜102a仅由NiSi1-xGex相的镍硅化物构成，所以能够使NiSi1-xGex膜102a和栅极电极54p的Si1-xGex膜100a的界面的粗糙度变小，能够抑制栅极电极54p的Si1-xGex膜100a的薄膜阻抗的偏差。另外，由于镍硅化物102b仅由NiSi1-xGex相的镍硅化物构成，所以能够使NiSi1-xGex膜102b和被埋入源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b的界面的粗糙度变小，能够抑制被埋入源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b表面的薄膜阻抗的偏差。
另外，镍硅化物膜102b的膜厚薄到例如20nm以下，并且，到达源极/漏极扩散层64p的接合部的附近，都没有形成成为接合漏电流发生的原因的Ni(Si1-xGex)2结晶，所以即使在使源极/漏极扩散层64p的接合深度变浅的情况下，也能够抑制接合漏电流。
根据本实施方式，由于通过被埋入PMOS晶体管的源极/漏极区域的Si1-xGex膜100b对PMOS晶体管的沟道层施加了压缩变形，所以能够力求提高PMOS晶体管的动作速度。
接着，针对本实施方式的半导体装置的制造方法，使用图25至图29进行说明。
首先，直到在NMOS晶体管形成区域96以及PMOS晶体管形成区域98分别形成杂质扩散层64n、64p(参照图25(a))，都和图8(a)至图15(a)所示的第一实施方式的半导体装置的制造方法相同。
接着，在整个面上通过例如CVD法形成例如膜厚为40nm的氧化硅膜122。
接着，通过光刻法技术和干式蚀刻，对氧化硅膜122进行图案成型。由此，除去PMOS晶体管形成区域98上以及划定PMOS晶体管形成区域98的元件分离区域46上的氧化硅膜122，使在NMOS晶体管形成区域96上以及划定NMOS晶体管形成区域96的元件分离区域46上有选择地残存氧化硅膜122(参照图25(b))。
接着，将氧化硅膜122作为掩模，通过例如RIE法，以相对氧化硅膜高选择比来蚀刻硅基板34。由此，在栅极电极54p以及侧壁绝缘膜60的两侧的源极/漏极扩散层64p内，形成深度为50nm的凹部104。此时，由多晶硅膜构成的栅极电极54p的上部也被蚀刻除去(参照图26(a))。
接着，对Si表面用稀氟酸(例如HF∶H2O＝5∶100)清洗5秒钟，然后将氧化硅膜122作为掩模，通过例如CVD法，在栅极电极54p上以及凹部104内，使例如膜厚为60nm的Si1-xGex膜100a、100b有选择地外延成长。(参照图26(b))。Si1-xGex膜100a、100b的组成例如为Si0.76Ge0.24。Si1-xGex膜100a、100b的成膜条件例如使用GeH4、SiH4和B2H6的混合气体作为原料气体，将GeH4的分压设为0.3Pa，将SiH4的分压设为6Pa，将B2H6的分压设为0.00001Pa，将成膜温度设为550℃。
这样一来，在PMOS晶体管形成区域98中，在源极/漏极扩散层64p的凹部104内埋入了Si1-xGex膜100b。另外，栅极电极54p这样构成在多晶硅膜上具有Si1-xGex膜100a。
接着，将在NMOS晶体管形成区域96上所形成的氧化硅膜122蚀刻除去(参照图27(a))。
接着，通过例如氟酸处理来除去在栅极电极54n的表面、源极/漏极扩散层64n的表面、栅极电极54p的Si1-xGex膜100a的表面、以及被埋入在源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b表面所形成的自然氧化膜。
接着，在整个面上，通过使用了例如Ni靶的溅射法，形成例如膜厚为20nm的Ni膜66(参照图27(b))。Ni膜66的膜厚例如为17nm以上。此外，如后面所述，由于需要在第一次热处理后确实地除去和Ni膜66中的Si或者Si1-xGex未反应的部分，所以期望Ni膜66的膜厚在200nm以下。
接着，在Ni膜66上通过例如溅射法形成由例如膜厚为10nm的TiN膜构成的保护膜68(参照图28(a))。此外，保护膜68并不仅限于氮化钛膜。作为保护膜68，可以使用例如膜厚为5～30nm的Ti膜。
接着，作为用于硅化物化的第一次热处理，通过例如RTA法，进行例如270℃、30秒钟的热处理。
通过第一次热处理，对于NMOS晶体管，和第一实施方式的半导体装置的制造方法相同，使Ni膜66中的下层侧部分中的Ni和栅极电极54n中的上层侧的部分中的Si反应，使Ni膜66中的下层侧的部分中的Ni和源极/漏极扩散层64n中的上层侧的部分中的Si反应。这样一来，在栅极电极54n上形成了Ni2Si膜70a，在源极/漏极扩散层64n上形成了Ni2Si膜70b(参照图28(b))。即，在栅极电极54n和Ni膜66的界面、以及源极/漏极扩散层64n和Ni膜66的界面形成了仅由Ni2Si相的镍硅化物构成的镍硅化物膜70a、70b。
另外，通过第一次热处理，对于PMOS晶体管，使Ni膜66中的下层侧部分中的Ni和栅极电极54p的Si1-xGex膜100a中的上层侧的部分中的Si1-xGex反应，使Ni膜66中的下层侧的部分中的Ni和被埋入源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b中的上层侧的部分中的Si1-xGex反应。这样一来，在Si1-xGex膜100a上形成了Ni2Si1-xGex膜101a，在Si1-xGex膜100b上形成了Ni2Si1-xGex膜101b膜(参照图28(b))。即，在Si1-xGex膜100a和Ni膜66的界面、以及Si1-xGex膜100b和Ni膜66的界面形成了仅由Ni2Si1-xGex相的镍硅化物构成的镍硅化物膜101a、101b。此外，镍硅化物膜101a、101b的Ni2Si1-xGex中的Ni和Si1-xGex的组成比为2∶1。具体而言，镍硅化物膜101a、101b的组成例如为Ni2Si0.76Ge0.24。
接着，通过湿式蚀刻分别有选择地除去和保护膜68以及Ni膜66中的Si或者Si1-xGex未反应的部分(参照图29(a))。作为蚀刻溶液，使用例如将硫酸和过氧化氢以3∶1的比例混合后的硫酸双氧水。另外，蚀刻时间设为例如20分钟。此外，可以取代硫酸双氧水而使用混合了盐酸和过氧化氢的盐酸双氧水。
接着，作为用于硅化物化的第二次热处理，通过例如RTA法，进行例如400℃、30秒钟的热处理。此外，第二次热处理可以为300～500℃、10～120秒钟。
通过第二次热处理，对于NMOS晶体管，和第一实施方式的半导体装置的制造方法相同，使Ni2Si膜70a中的Ni2Si和栅极电极54n中的上层侧的部分中的Si反应，使Ni2Si膜70b中的Ni2Si和源极/漏极扩散层64n中的上层侧的部分中的Si反应。这样一来，在栅极电极54n上形成了NiSi膜72a，在源极/漏极扩散层64n上形成了NiSi膜72b(参照图29(b))。即，在栅极电极54n上以及源极/漏极扩散层64n上形成了仅由NiSi相的镍硅化物构成的镍硅化物膜72a、72b。
另外，通过第二次热处理，对于PMOS晶体管，使Ni2Si1-xGex膜101a中的Ni2Si1-xGex和Si1-xGex膜100a中的上层侧部分中的Si1-xGex反应，使Ni2Si1-xGex膜101b中的Ni2Si1-xGex和Si1-xGex膜100b中的上层侧的部分中的Si1-xGex反应。这样一来，在Si1-xGex膜100a上形成了NiSi1-xGex膜102a，在Si1-xGex膜100b上形成了NiSi1-xGex膜102b(参照图29(b))。即，在Si1-xGex膜100a上和Si1-xGex膜100b上形成了仅由NiSi1-xGex构成的镍硅化物膜102a、102b。镍硅化物膜102a、102b的组成例如为NiSi0.76Ge0.24。
这样一来，通过自对准硅化物工艺，对于NMOS晶体管，和第一实施方式的半导体装置的制造方法相同，在栅极电极54n上形成NiSi膜72a，在源极/漏极扩散层64n上形成NiSi膜72b。此外，通过适当设定Ni膜66的膜厚、第一次和第二次热处理的条件，从而能够得到所希望的膜厚的NiSi膜72a、72b。例如，能够得到膜厚为20nm以下的NiSi膜72a、72b。
另外，通过自对准硅化物工艺，对于PMOS晶体管，在栅极电极54p的Si1-xGex膜100a上形成了NiSi1-xGex膜102a，在被埋入源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b上形成NiSi1-xGex膜102b。此外，通过适当设定Ni膜66的膜厚、第一次和第二次热处理的条件，从而能够得到所希望的膜厚的NiSi1-xGex膜102a、102b。例如，能够得到膜厚为20nm以下的NiSi1-xGex膜102a、102b。
这样，本实施方式的半导体装置的制造方法主要特征在于，比较厚地形成Ni膜66之后，首先，通过第一次热处理，对于PMOS晶体管，使栅极电极54p的Si1-xGex膜100a以及被埋入在源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b中的上层侧部分中的Si1-xGex和Ni膜66中的下层侧的部分中的Ni反应，而在Si1-xGex膜100a、100b上分别形成Ni2Si1-xGex膜101a、101b，有选择地除去和Ni膜66中的Si1-xGex未反应的部分之后，通过进行第二次热处理，使Si1-xGex膜100a、100b中的上层侧部分中的Si1-xGex和Ni2Si1-xGex膜101a、101b中的Ni2Si1-xGex分别反应，而在Si1-xGex膜100a、100b上分别形成NiSi1-xGex膜102a、102b。
对于PMOS晶体管，通过第一次热处理使栅极电极54p的Si1-xGex膜100a以及被埋入在源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b中的上层侧部分中的Si1-xGex和比较厚地被形成的Ni膜66中的下层侧的部分中的Ni反应，从而能够在第一次热处理中抑制Ni(Si1-xGex)2结晶的形成的同时，形成Ni2Si1-xGex膜101a、101b。并且，有选择地蚀刻除去和Ni膜66中的Si1-xGex未反应的部分之后，通过进行第二次热处理，使Si1-xGex膜100a、100b中的上层侧部分中的Si1-xGex和Ni2Si1-xGex膜101a、101b中的Ni2Si1-xGex分别反应，而形成NiSi1-xGex膜102a、102b，所以能够防止形成膜厚过厚的NiSi1-xGex膜102a、102b。NiSi1-xGex膜102a、102b可以通过适当设定第一次、第二次热处理的热处理温度、热处理时间等条件来进行控制。
这样一来，在栅极电极54p的Si1-xGex膜100a上以及被埋入在源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b上，能够抑制高阻抗的Ni(Si1-xGex)2结晶的形成，同时以所希望的厚度形成优质的NiSi1-xGex膜102a、102b。由此，能够使NiSi1-xGex膜102a和栅极电极54p的Si1-xGex膜100a的界面的粗糙度变小，能够抑制栅极电极54p的Si1-xGex膜100a表面的薄膜阻抗的偏差。另外，能够使NiSi1-xGex膜102b以及被埋入在源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b的界面的粗糙度变小，能够抑制被埋入在源极/漏极扩散层64p的凹部104内的Si1-xGex膜100b表面的薄膜阻抗的偏差。另外，能够抑制接合漏电流。
以后，与图17(a)至图18(c)所示的第一实施方式的半导体装置的制造方法相同而形成了接触塞84a、84b之后，使用通常的配线和电极形成工艺，来形成配线层106、114、电极120等。此外，为了抑制NiSi膜72a、72b、NiSi1-xGex膜102a、102b的凝集，而在例如500℃以下的温度进行自对准硅化物工艺。
这样一来，就制造了图24所示的本实施方式的半导体装置。
此外，在上述的半导体装置的制造方法中，也和第一实施方式的变形例的半导体装置的制造方法相同，不开放于空气中而连续地从形成Ni膜66的工序开始进行到进行第一次热处理的工序。
在上述的半导体装置的制造方法中，也和第二实施方式的半导体装置的制造方法相同，在用于硅化物化的第一次热处理之前，可以预先通过Ni离子的离子注入而使Ni膜66非结晶化。
针对本发明的第四实施方式的半导体装置及其制造方法，使用图30至图35进行说明。图30是表示本实施方式的半导体装置的结构的剖面图。图31至图35是表示本实施方式的半导体的制造方法的工序剖面图。此外，对和图24至图29所示的第三实施方式的半导体装置及其制造方法相同的结构要素，标上相同的附图标记，省略或者简略说明。
首先，针对本实施方式的半导体装置的结构，使用图30进行说明。
和第三实施方式的半导体装置相同，在硅基板34上形成有NMOS晶体管形成区域96和划定PMOS晶体管形成区域98的元件分离区域46。
在NMOS晶体管形成区域96的硅基板34上，经由由氧化硅膜构成的栅极绝缘膜52而形成有由多晶硅膜构成的栅极电极54n。在栅极电极54n的多晶硅膜上还具有组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的Si1-x-yGexCy膜124a。在Si1-x-yGexCy膜124a中的Si1-x-yGexCy的晶格常数设定得小于Si的晶格常数。Si1-x-yGexCy膜124a的组成例如为Si0.98Ge0.011C0.009。在栅极电极54p的Si1-x-yGexCy膜124a上形成有仅由组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的NiSi1-x-yGexCy构成的镍硅化物膜126a。即，镍硅化物膜126a仅由组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的NiSi1-x-yGexCy相的镍硅化物构成。此外，镍硅化物膜126a的NiSi1-x-yGexCy中的Ni和NiSi1-x-yGexCy的组成比1∶1。具体而言，镍硅化物膜126a的组成为NiSi0.98Ge0.011C0.009。镍硅化物膜126a的厚度例如为20nm以下。
在形成了镍硅化物膜126a的栅极电极54n的侧壁部形成有侧壁绝缘膜60。
在栅极电极54n的两侧的硅基板34内，形成有由构成延伸源极/漏极结构的延伸区域的浅的杂质扩散区域58n和深的杂质扩散区域62n构成的源极/漏极扩散层64n。
在栅极电极54n以及侧壁绝缘膜60的两侧的源极/漏极扩散层64n内形成有凹部128。在该凹部128内埋入了组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的Si1-x-yGexCy膜124b。Si1-x-yGexCy膜124b中的Si1-x-yGexCy的晶格常数设定得小于Si的晶格常数。Si1-x-yGexCy膜124b的组成是和Si1-x-yGexCy膜124a相同的组成，例如为Si0.98Ge0.011C0.009。这样，本实施方式的半导体装置中的NMOS晶体管，在源极/漏极区域埋入了Si1-x-yGexCy膜124b。Si1-x-yGexCy膜124b中的Si1-x-yGexCy的晶格常数设定得小于Si的晶格常数，所以在成为硅基板34的沟道层的部分施加伸张变形。由此，实现高的电子迁移率。
在被埋入源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜124b上，形成有仅由组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的NiSi1-x-yGexCy构成的镍硅化物膜126b。即，镍硅化物膜126b仅由组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的NiSi1-x-yGexCy相的镍硅化物构成。此外，镍硅化物膜126b的NiSi1-x-yGexCy中的Ni和NiSi1-x-yGexCy的组成比为1∶1。具体而言，镍硅化物膜126b的组成是和镍硅化物膜126a相同的组成，例如为NiSi0.98Ge0.011C0.009。镍硅化物膜126b的厚度例如为20nm以下。
这样一来，在NMOS晶体管形成区域96的硅基板34上，形成有具有栅极电极54n和源极/漏极扩散层64n的NMOS晶体管。
在PMOS晶体管形成区域98的硅基板34上，经由由氧化硅膜构成的栅极绝缘膜52而形成了由多晶硅膜构成的栅极电极54p。在栅极电极54p上，形成了仅由NiSi构成的镍硅化物膜72a。即，镍硅化物膜72a仅由NiSi相的镍硅化物构成。镍硅化物膜72a的膜厚例如为20nm以下。
在形成了镍硅化物膜72a的栅极电极54p的侧壁部形成有侧壁绝缘膜60。
在栅极电极54p的两侧的硅基板34内，形成有由构成延伸源极/漏极结构的延伸区域的浅的杂质扩散区域58p和深的杂质扩散区域62p构成的源极/漏极扩散层64p。在源极/漏极扩散层64p上形成有仅由NiSi构成的镍硅化物膜72b。即，镍硅化物膜72b仅由NiSi相的镍硅化物构成。镍硅化物膜72b的膜厚为例如20nm以下。
这样一来，在PMOS晶体管形成区域98的硅基板34上，形成有具有栅极电极54p和源极/漏极扩散层64p的PMOS晶体管。
在形成了NMOS晶体管和PMOS晶体管的硅基板34上，形成有氮化硅膜74。在氮化硅膜74上形成有氧化硅膜76。
在氧化硅膜76和氮化硅膜74上，形成有到达栅极电极54n、54p上的镍硅化物膜126a、72a的接触孔78a。另外，在氧化硅膜76和氮化硅膜74上，形成有到达源极/漏极扩散层64n、64p上的镍硅化物膜126b、72b的接触孔78b。
在接触孔78a、78b内分别埋入了由阻挡金属80以及钨膜82构成的接触塞84a、84b。
在埋入了接触塞84a、84b的氧化硅膜76上，和第三实施方式的半导体装置同样，形成有配线层106、114、电极120等。
这样一来，就构成了本实施方式的半导体装置。
本实施方式的半导体装置的主要特征在于，在通过Si1-x-yGexCy膜124b对成为硅基板34的沟道层的部分施加伸张变形的NMOS晶体管中，在栅极电极54n的Si1-x-yGexCy膜124a上以及被埋入源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜124b上分别形成的镍硅化物膜126a、126b仅由组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的NiSi1-x-yGexCy相的镍硅化物构成。
即，在本实施方式的半导体装置中，在镍硅化物膜126a、126b中没有形成Ni(Si1-x-yGexCy)2结晶。另外，在镍硅化物膜126a和栅极电极54n的Si1-x-yGexCy膜124a的界面也没有形成Ni(Si1-x-yGexCy)2结晶。另外，在镍硅化物膜126b和被埋入源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜124b的界面也没有形成Ni(Si1-x-yGexCy)2结晶。这里，Ni(Si1-x-yGexCy)2结晶指Ni和Si1-x-yGexCy的组成比为1∶2的混晶。Ni(Si1-x-yGexCy)2结晶和Ni与Si1-x-yGexCy的组成比为1∶1的NiSi1-x-yGexCy结晶相比较，前者是高阻抗，和NiSi2结晶同样，成为薄膜阻抗的偏差、接合漏电流增大的原因。
这样，由于镍硅化物膜126a仅由NiSi1-x-yGexCy相的镍硅化物构成，所以能够使NiSi1-x-yGexCy膜126a和栅极电极54n的Si1-x-yGexCy膜124a的界面的粗糙度变小，能够抑制栅极电极54n的Si1-x-yGexCy膜124a表面的薄膜阻抗的偏差。另外，由于镍硅化物126b仅由NiSi1-x-yGexCy相的镍硅化物构成，所以能够使NiSi1-x-yGexCy膜126b和被埋入源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜124b的界面的粗糙度变小，能够抑制被埋入源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜124b表面的薄膜阻抗的偏差。
另外，镍硅化物膜126b的膜厚薄到例如20nm以下，并且，到达源极/漏极扩散层64n的接合部的附近，都没有形成成为接合漏电流发生的原因的Ni(Si1-x-yGexCy)2结晶，所以即使在使源极/漏极扩散层64n的接合深度变浅的情况下，也能够抑制接合漏电流。
根据本实施方式，由于通过被埋入NMOS晶体管的源极/漏极区域的Si1-x-yGexCy膜对NMOS晶体管的沟道层施加伸张变形，所以能够力求提高NMOS晶体管的动作速度。
接着，针对本实施方式的半导体装置的制造方法，使用图31至图35进行说明。
首先，直到在NMOS晶体管形成区域96以及PMOS晶体管形成区域98分别形成杂质扩散层64n、64p(参照图31(a))，都和图8(a)至图15(a)所示的第一实施方式的半导体装置的制造方法相同。
接着，在整个面上通过例如CVD法形成例如膜厚为40nm的氧化硅膜130。
接着，通过光刻法技术和干式蚀刻，对氧化硅膜130进行图案成型。由此，除去NMOS晶体管形成区域96上以及划定NMOS晶体管形成区域98的元件分离区域46上的氧化硅膜130，使在PMOS晶体管形成区域98上以及划定PMOS晶体管形成区域98的元件分离区域46上，有选择地残存氧化硅膜130(参照图31(b))。
接着，将氧化硅膜130作为掩模，通过例如RIE法，以相对氧化硅膜高选择比来蚀刻硅基板34。由此，在栅极电极54n以及侧壁绝缘膜60的两侧的源极/漏极扩散层64n内形成深度为50nm的凹部128。此时，由多晶硅膜构成的栅极电极54n的上部也被蚀刻除去(参照图32(a))。
接着，将氧化硅膜130作为掩模，通过例如CVD法，在栅极电极54n上以及凹部128内，使例如膜厚为60nm的Si1-x-yGexCy膜124a、124b有选择地外延成长。(参照图32(b))。Si1-x-yGexCy膜124a、124b的组成例如为Si0.98Ge0.011C0.009。Si1-x-yGexCy膜124a、124b的成膜条件例如使用SiH3CH3、GeH4、SiH4和PH3的混合气体作为原料气体，将SiH3CH3的分压设为1Pa，将GeH4的分压设为0.02Pa，将SiH4的分压设为6Pa，将PH3的分压设为0.01Pa，将成膜温度设为550℃。
这样一来，在NMOS晶体管形成区域96中，在源极/漏极扩散层64n的凹部128内埋入了Si1-x-yGexCy膜124b。另外，栅极电极54n这样构成在多晶硅膜上具有Si1-x-yGexCy膜124a。
接着，将在PMOS晶体管形成区域98上所形成的氧化硅膜130蚀刻除去(参照图33(a))。
接着，通过例如氟酸处理来除去在栅极电极54n的Si1-x-yGexCy膜124a的表面、被埋入源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜124b的表面、栅极电极54p的表面、以及源极/漏极扩散层64p的表面所形成的自然氧化膜。
接着，在整个面上，通过使用了例如Ni靶的溅射法，形成例如膜厚为20nm的Ni膜66(参照图33(b))。Ni膜66的膜厚例如为17nm以上。此外，如后面所述，由于需要在第一次热处理后确实地除去和Ni膜66中的Si或者Si1-x-yGexCy未反应的部分，所以期望Ni膜66的膜厚在200nm以下。
接着，在Ni膜66上通过例如溅射法形成由例如膜厚为10nm的TiN膜构成的保护膜68(参照图34(a))。此外，保护膜68并不仅限于氮化钛膜。作为保护膜68，可以使用例如膜厚为5～30nm的Ti膜。
接着，作为用于硅化物化的第一次热处理，通过例如RTA法，进行例如270℃、30秒钟的热处理。
通过第一次热处理，对于NMOS晶体管，使Ni膜66中的下层侧部分中的Ni和栅极电极54n的Si1-x-yGexCy膜124a中的上层侧的部分中的Si1-x-yGexCy反应，使Ni膜66中的下层侧的部分中的Ni和被埋入在源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜中124b中的上层侧的部分中的Si1-x-yGexCy反应。这样一来，在Si1-x-yGexCy膜124a上形成了Ni2Si1-x-yGexCy膜125a，在Si1-x-yGexCy膜124b上形成了Ni2Si1-x-yGexCy膜125b(参照图34(b))。即，在Si1-x-yGexCy膜124a和Ni膜66的界面、以及Si1-x-yGexCy膜124b和Ni膜66的界面形成了仅由Ni2Si1-x-yGexCy相的镍硅化物构成的镍硅化物膜125a、125b。此外，镍硅化物膜125a、125b的Ni2Si1-x-yGexCy中的Ni和Si1-x-yGexCy的组成比为2∶1。具体而言，镍硅化物膜125a、125b的组成例如为Ni2Si0.098Ge0.011C0.009。
另外，通过第一次热处理，对于PMOS晶体管，和第一实施方式的半导体装置的制造方法相同，使Ni膜66中的下层侧部分中的Ni和栅极电极54p中的上层侧的部分中的Si反应，使Ni膜66中的下层侧的部分中的Ni和源极/漏极扩散层64p中的上层侧的部分中的Si反应。这样一来，在栅极电极54p上形成了Ni2Si膜70a，在源极/漏极扩散层64p上形成了Ni2Si膜70b膜(参照图34(b))。即，在栅极电极54p和Ni膜66的界面、以及源极/漏极扩散层64p和Ni膜66的界面形成了仅由Ni2Si相的镍硅化物构成的镍硅化物膜70a、70b。
接着，通过湿式蚀刻分别有选择地除去和保护膜68以及Ni膜66中的Si或者Si1-x-yGexCy未反应的部分(参照图35(a))。作为蚀刻溶液，使用例如将硫酸和过氧化氢以3∶1的比例混合后的硫酸双氧水。另外，蚀刻时间设为例如20分钟。此外，可以取代硫酸双氧水而使用混合了盐酸和过氧化氢的盐酸双氧水。
接着，作为用于硅化物化的第二次热处理，通过例如RTA法，进行例如400℃、30秒钟的热处理。此外，第二次热处理可以为300～500℃、10～120秒钟。
通过第二次热处理，对于NMOS晶体管，使Ni2Si1-x-yGexCy膜125a中的Ni2Si1-x-yGexCy和Si1-x-yGexCy膜124a中的上层侧的部分中的Si1-x-yGexCy反应，使Ni2Si1-x-yGexCy膜125b中的Ni2Si1-x-yGexCy和Si1-x-yGexCy膜124b中的上层侧的部分中的Si1-x-yGexCy反应。这样一来，在Si1-x-yGexCy膜124a上形成了NiSi1-x-yGexCy膜126a，在Si1-x-yGexCy膜124b上形成了NiSi1-x-yGexCy膜126b(参照图35(b))。即，在Si1-x-yGexCy膜124a上以及Si1-x-yGexCy膜124b上形成了仅由NiSi1-x-yGexCy构成的镍硅化物膜126a、126b。镍硅化物膜126a、126b的组成例如为NiSi0.98Ge0.011C0.009。
另外，通过第二次热处理，对于PMOS晶体管，和第一实施方式的半导体装置的制造方法相同，使Ni2Si膜70a中的Ni2Si和栅极电极54p中的上层侧部分中的Si反应，使Ni2Si膜70b中的Ni2Si和源极/漏极扩散层64p中的上层侧的部分中的Si反应。这样一来，在栅极电极54p上形成了NiSi膜72a，在源极/漏极扩散层64p上形成了NiSi膜72b(参照图35(b))。即，在栅极电极54p上以及源极/漏极扩散层64p上，形成了仅由NiSi相的镍硅化物构成的镍硅化物膜72a、72b。
这样一来，通过自对准硅化物工艺，对于NMOS晶体管，在栅极电极54n的Si1-x-yGexCy膜124a上形成NiSi1-x-yGexCy膜126a，在被埋入源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜124b上形成NiSi1-x-yGexCy膜126b。此外，通过适当设定Ni膜66的膜厚、第一次和第二次热处理的条件，从而能够得到所希望的膜厚的NiSi1-x-yGexCy膜126a、126b。例如，能够得到膜厚为20nm以下的NiSi1-x-yGexCy膜126a、126b。
通过自对准硅化物工艺，对于PMOS晶体管，和第一实施方式的半导体装置的制造方法相同，在栅极电极54p上形成了NiSi膜72a，在源极/漏极扩散层64p上形成有NiSi膜72b。此外，通过适当设定Ni膜66的膜厚、第一次和第二次热处理的条件，从而能够得到所希望的膜厚的NiSi膜72a、72b。例如，能够得到膜厚为20nm以下的NiSi膜72a、72b。
这样，本实施方式的半导体装置的制造方法主要特征在于，比较厚地形成Ni膜66之后，首先，通过第一次热处理，对于NMOS晶体管，使栅极电极54n的Si1-x-yGexCy膜124a以及被埋入在源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜124b中的上层侧部分中的Si1-x-yGexCy和Ni膜66中的下层侧的部分中的Ni反应，而在Si1-x-yGexCy膜124a、124b上分别形成Ni2Si1-x-yGexCy膜125a、125b，有选择地除去和Ni膜66中的Si1-x-yGexCy未反应的部分之后，通过进行第二次热处理，使Si1-x-yGexCy膜124a、124b中的上层侧部分中的Si1-xGexCy和Ni2Si1-x-yGexCy膜125a、125b中的Ni2Si1-x-yGexCy分别反应，而在Si1-x-yGexCy膜124a、124b上分别形成NiSi1-x-yGexCy膜126a、126b。
对于NMOS晶体管，通过第一次热处理，使栅极电极54n的Si1-x-yGexCy膜124a以及被埋入在源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜124b中的上层侧部分中的Si1-x-yGexCy和比较厚地被形成的Ni膜66中的下层侧的部分中的Ni分别反应，从而能够在第一次热处理中抑制Ni(Si1-x-yGexCy)2结晶的形成的同时，形成Ni2Si1-x-yGexCy膜125a、125b。并且，有选择地蚀刻除去和Ni膜66中的Si1-x-yGexCy未反应的部分之后，通过进行第二次热处理，使Si1-x-yGexCy膜124a、124b中的上层侧部分中的Si1-x-yGexCy和Ni2Si1-x-yGexCy膜125a、125b中的Ni2Si1-x-yGexCy分别反应，而形成NiSi1-x-yGexCy膜126a、126b，所以能够防止形成膜厚过厚的NiSi1-x-yGexCy膜126a、126b。NiSi1-x-yGexCy膜126a、126b的膜厚可以通过适当设定第一次、第二次热处理的热处理温度、热处理时间等条件来进行控制。
这样一来，在栅极电极54n的Si1-x-yGexCy膜124a上以及被埋入在源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜124b上，抑制高阻抗的Ni(Si1-x-yGexCy)2结晶的形成，同时以所希望的厚度形成优质的NiSi1-x-yGexCy膜126a、126b。由此，能够使NiSi1-x-yGexCy膜126a和栅极电极54n的Si1-x-yGexCy膜124a的界面的粗糙度变小，从而能够抑制栅极电极54n的Si1-x-yGexCy膜124a表面的薄膜阻抗的偏差。另外，能够使在NiSi1-x-yGexCy膜126b以及被埋入在源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜124b的界面的粗糙度变小，从而能够抑制被埋入在源极/漏极扩散层64n的凹部128内的Si1-x-yGexCy膜124b表面的薄膜阻抗的偏差。另外，能够抑制接合漏电流。
以后，与图17(a)至图18(c)所示的第一实施方式的半导体装置的制造方法相同，形成了接触塞84a、84b之后，使用通常的配线和电极形成工艺，来形成配线层106、114、电极120等。此外，为了抑制NiSi膜72a、72b、NiSi1-x-yGexCy膜126a、126b的凝集，而在例如500℃以下的温度进行自对准硅化物工艺之后的工序。
这样一来，就制造了图30所示的本实施方式的半导体装置。
此外，在上述的半导体装置的制造方法中，也和第一实施方式的变形例的半导体装置的制造方法相同，不开放于空气中而连续地从形成Ni膜66的工序开始进行到进行第一次热处理的工序。
在上述的半导体的制造方法中，也和第二实施方式的半导体装置的制造方法相同，在用于硅化物化的第一次热处理之前，可以预先通过Ni离子的离子注入而使Ni膜66非结晶化。
本发明不限于上述实施方式，而可以进行各种变形。
例如，在上述第一和第二实施方式中，针对进行在栅极电极54上以及源极/漏极扩散层64上这两者形成NiSi膜74a、72b的自对准硅化物工艺的情况进行了说明，但本发明并不仅限于在栅极电极54上以及源极/漏极扩散层64上这两者形成NiSi膜74a、72b的情况，也可以适用于在栅极电极54以及源极/漏极扩散层64中的任一个上形成NiSi膜的情况。
另外，在上述第三实施方式中，针对对于PMOS晶体管，在栅极电极54p上以及源极/漏极扩散层64p上这两者形成NiSi1-xGex膜102a、102b的自对准硅化物工艺的情况进行了说明，但本发明并不仅限于在栅极电极54p上以及源极/漏极扩散层64p上这两者形成NiSi1-xGex膜102a、102b的情况，也可以适用于在栅极电极54p以及源极/漏极扩散层64p中的任一个上形成NiSi1-xGex膜的情况。
另外，在上述第三实施方式中，针对对于NMOS晶体管，在栅极电极54n上以及源极/漏极扩散层64n上这两者形成NiSi1-x-yGexCy膜126a、126b的自对准硅化物工艺的情况进行了说明，但是，本发明并不仅限于在栅极电极54n上以及源极/漏极扩散层64n上这两者形成NiSi1-x-yGexCy膜126a、126b的情况，也可以适用于在栅极电极54n以及源极/漏极扩散层64n中的任一个上形成NiSi1-x-yGexCy膜的情况。
另外，在上述第三和第四实施方式中，针对对于在同一个硅基板34上所形成的PMOS晶体管以及NMOS晶体管中的任一个，在成为硅基板34的沟道层的部分施加了压缩变形或者伸张变形的情况进行了说明，但是在同一个硅基板34上形成NMOS晶体管以及PMOS晶体管的情况下，可以和第三是实施方式的情况同样对PMOS晶体管施加压缩变形，也可以和第四实施方式的情况同样对NMOS晶体管施加伸张变形。
另外，在上述实施方式中，针对作为第一次、第二次热处理，进行通过RTA法进行的热处理的情况进行了说明，但第一次、第二次热处理并不仅限定于通过RTA法进行的热处理。例如，作为第一次、第二次热处理，可以进行炉退火、尖峰退火(spike anneal)等。另外，也可以适当组合由RTA法进行的热处理、炉退火、尖峰退火。
另外，第一次的热处理条件也并不仅限于上述实施方式的情况。在第一次热处理中，热处理温度可以设定为例如200～400℃。热处理时间可以设为例如10秒～60分钟。
另外，第二次热处理的条件也并不仅限于上述实施方式的情况。第二次热处理的温度可以设定为和第一次热处理的热处理温度相同的程度或者高于第一次热处理的热处理温度的高温，具体而言，可以设为例如350～650℃。热处理时间可以设为例如10秒～60分钟。或者，作为第二次热处理，也可以进行450～650℃的尖峰退火。
另外，在上述实施方式中，针对通过溅射法而形成Ni膜66的情况进行了说明，但是Ni膜66的形成方法并不仅限于溅射法。Ni膜66除了溅射，也可以通过例如电子束蒸镀法等蒸镀法来形成。
另外，在上述实施方式中，针对在Ni膜66上形成了保护膜68的情况进行了说明，但是也可以不形成保护膜68。此外，将形成了Ni膜的基板在Ni膜露出的状态下装载在基板搬送用盒体，或者收容在RTA装置的炉内和成膜装置的腔室内时，然后在装载在盒体或者被收容在RTA装置的炉内和成膜装置的腔室内的其他基板等会附着由Ni构成的颗粒。通过在Ni膜66上形成保护膜68，从而能够防止由Ni导致的二次污染。
工业上的可利用性本发明的半导体装置的制造方法能够抑制使用镍来进行硅化物化的半导体装置中的源极/漏极扩散层的薄膜阻抗的偏差和接合漏电流，在提高半导体装置的动作特性和成品率方面有用。
权利要求
1.一种半导体装置，其特征在于，具有栅极电极，其形成在半导体基板上；源极/漏极扩散层，其形成在上述栅极电极的两侧的上述半导体基板内；硅化物膜，其形成在上述源极/漏极扩散层上，上述硅化物膜由镍单硅化物构成，上述硅化物膜的膜厚为20nm以下。
2.如权利要求1所述的半导体装置，其特征在于，还具有形成在上述栅极电极上的其他硅化物膜，上述其他硅化物膜由镍单硅化物构成，上述其他硅化物的膜厚为20nm以下。
3.一种半导体装置，其特征在于，具有栅极电极，其形成在半导体基板上；源极/漏极扩散层，其形成在上述栅极电极的两侧的上述半导体基板内；Si1-xGex膜，其被埋入上述源极/漏极扩散层，组成比x为0＜x＜1；硅化物膜，其形成在上述Si1-xGex膜上，上述硅化物膜由组成比x为0＜x＜1的Ni Si1-xGex构成，上述硅化物膜的膜厚为20nm以下。
4.如权利要求3所述的半导体装置，其特征在于，还具有其他Si1-xGex膜，其形成在上述栅极电极的上部，组成比x为0＜x＜1，其他硅化物膜，其形成在上述其他Si1-xGex膜上，上述其他硅化物膜由组成比x为0＜x＜1的NiSi1-xGex构成，上述其他硅化物膜的膜厚为20nm以下。
5.一种半导体装置，其特征在于，具有栅极电极，其形成在半导体基板上；源极/漏极扩散层，其形成在上述栅极电极的两侧的上述半导体基板内；Si1-x-yGexCy膜，其被埋入上述源极/漏极扩散层，组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0；硅化物膜，其形成在上述Si1-x-yGexCy膜上，上述硅化物膜由组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的NiSi1-x-yGexCy构成，上述硅化物膜的膜厚为20nm以下。
6.如权利要求5所述的半导体装置，其特征在于，还具有其他Si1-x-yGexCy膜，其形成在上述栅极电极的上部，组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0；其他硅化物膜，其形成在上述其他Si1-x-yGexCy膜上，上述其他硅化物膜由组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的NiSi1-x-yGexCy构成，上述其他硅化物膜的膜厚为20nm以下。
7.一种半导体装置的制造方法，其特征在于，具有在半导体基板上形成栅极电极的工序；在上述栅极电极的两侧的上述半导体基板内形成源极/漏极扩散层的工序；在上述源极/漏极扩散层上形成镍膜的工序；通过进行热处理，使上述镍膜中的下层侧的部分和上述源极/漏极扩散层中的上层侧的部分反应，在上述源极/漏极扩散层上形成镍硅化物膜的第一热处理工序；有选择地蚀刻除去上述镍膜中的未反应的部分的工序；通过进行热处理，进一步使上述镍硅化物膜和上述源极/漏极扩散层中的上层侧的部分反应的第二热处理工序。
8.如权利要求7所述的半导体装置的制造方法，其特征在于，在形成上述镍膜的工序中，进一步在上述栅极电极上形成上述镍膜，在上述第一热处理工序中，使上述镍膜中的下层侧的部分和上述栅极电极中的上层侧的部分反应，进一步在上述栅极电极上形成镍硅化物膜，在有选择地蚀刻除去上述镍膜中的未反应的部分的工序中，有选择地蚀刻除去上述栅极电极上的上述镍膜中的未反应的部分，在上述第二热处理工序中，进一步使上述栅极电极上的上述镍硅化物膜和上述栅极电极中的上层侧的部分反应。
9.一种半导体装置的制造方法，其特征在于，具有在半导体基板上形成栅极电极的工序；在上述栅极电极的两侧的上述半导体基板内形成源极/漏极扩散层的工序；在上述源极/漏极扩散层埋入组成比x为0＜x＜1的Si1-xGex膜的工序；在上述Si1-xGex膜上形成镍膜的工序；通过进行热处理，使上述镍膜中的下层侧的部分和上述Si1-xGex膜中的上层侧的部分反应，在上述Si1-xGex膜上形成镍硅化物膜的第一热处理工序；有选择地蚀刻除去上述镍膜中的未反应的部分的工序；通过进行热处理，进一步使上述镍硅化物膜和上述Si1-xGex膜中的上层侧的部分反应的第二热处理工序。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，还具有在形成上述镍膜的工序之前，在上述栅极电极的上部形成组成比x为0＜x＜1的其他Si1-xGex膜的工序，在形成上述镍膜的工序中，进一步在上述其他Si1-xGex膜上形成上述镍膜，在上述第一热处理工序中，使上述镍膜中的下层侧的部分和上述其他Si1-xGex膜中的上层侧的部分反应，进一步在上述其他Si1-xGex膜上形成镍硅化物膜，在有选择地蚀刻除去上述镍膜中的未反应的部分的工序中，有选择地蚀刻除去上述其他Si1-xGex膜上的上述镍膜中的未反应的部分，在上述第二热处理工序中，进一步使上述其他Si1-xGex膜上的上述镍硅化物膜和上述其他Si1-xGex膜中的上层侧的部分反应。
11.一种半导体装置的制造方法，其特征在于，具有在半导体基板上形成栅极电极的工序；在上述栅极电极的两侧的上述半导体基板内形成源极/漏极扩散层的工序；在上述源极/漏极扩散层埋入组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的Si1-x-yGexCy膜的工序；在上述Si1-x-yGexCy膜上形成镍膜的工序；通过进行热处理，使上述镍膜中的下层侧的部分和上述Si1-x-yGexCy膜中的上层侧的部分反应，在上述Si1-x-yGexCy膜上形成镍硅化物膜的第一热处理工序；有选择地蚀刻除去上述镍膜中的未反应的部分的工序；通过进行热处理，进一步使上述镍硅化物膜和上述Si1-x-yGexCy膜中的上层侧的部分反应的第二热处理工序。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，还具有在形成上述镍膜的工序之前，在上述栅极电极的上部形成组成比x、y满足0＜x＜1、0＜y＜0.01、1-x-y＞0的其他Si1-x-yGexCy膜的工序，在形成上述镍膜的工序中，进一步在上述其他Si1-x-yGexCy膜上形成上述镍膜，在上述第一热处理工序中，使上述镍膜中的下层侧的部分和上述其他Si1-x-yGexCy膜中的上层侧的部分反应，进一步在上述其他Si1-x-yGexCy膜上形成镍硅化物膜，在有选择地蚀刻除去上述镍膜中的未反应的部分的工序中，有选择地蚀刻除去上述其他Si1-x-yGexCy膜上的上述镍膜中的未反应的部分，在上述第二热处理工序中，进一步使上述其他Si1-x-yGexCy膜上的上述镍硅化物膜和上述其他Si1-x-yGexCy膜中的上层侧的部分反应。
13.如权利要求7至12中的任一项所述的半导体装置的制造方法，其特征在于，在形成上述镍膜的工序中，形成膜厚为17nm以上的上述镍膜。
14.如权利要求7至13中的任一项所述的半导体装置的制造方法，其特征在于，上述第二热处理工序中的热处理的温度高于上述第一热处理工序中的热处理的温度。
15.如权利要求7至13中的任一项所述的半导体装置的制造方法，其特征在于，上述第一热处理工序中的热处理温度为200～400℃，上述第二热处理工序中的热处理温度为350～650℃。
16.如权利要求7至14中的任一项所述的半导体装置的制造方法，其特征在于，在上述第二热处理工序中，通过450～650℃的尖峰退火来进行热处理。
17.如权利要求7至16中的任一项所述的半导体装置的制造方法，其特征在于，在形成上述镍膜的工序中，通过溅射法来形成上述镍膜。
18.如权利要求7至17中的任一项所述的半导体装置的制造方法，其特征在于，还具有在形成上述镍膜的工序之后、在上述第一热处理工序之前，使上述镍膜非结晶化的工序。
19.如权利要求18所述的半导体装置的制造方法，其特征在于，在使上述镍膜非结晶化的工序中，通过对上述镍膜离子注入镍离子，而使上述镍膜非结晶化。
20.如权利要求19所述的半导体装置的制造方法，其特征在于，在使上述镍膜非结晶化的工序中，在加速电压为5～500keV、剂量为1×1014～1×1015cm-2的条件下，对上述镍膜离子注入镍离子。
21.如权利要求7至20中的任一项所述的半导体装置的制造方法，其特征在于，还具有在形成上述镍膜的工序之后、在上述第一热处理工序之前，在上述镍膜上形成防止上述镍膜的氧化的保护膜的工序。
22.如权利要求7至21中的任一项所述的半导体装置的制造方法，其特征在于，从形成上述镍膜的工序开始到上述第一热处理工序，不开放于空气中而连续地进行。
全文摘要
具有在源极/漏极扩散层64上形成Ni膜66的工序；通过进行热处理，使Ni膜66中的下层侧的部分和源极/漏极扩散层64中的上层侧的部分反应，在源极/漏极扩散层64上形成Ni
文档编号H01L29/417GK1938825SQ20058001020
公开日2007年3月28日 申请日期2005年5月10日 优先权日2004年5月17日
发明者川村和郎 申请人:富士通株式会社