专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，尤其涉及一种使栅电极完全硅化物化的半导体装置及其制造方法。
背景技术：
近年来，随着半导体集成电路装置的高集成化、高功能化以及高速化，需要对使栅电极和布线形成为一体的栅极布线进行细微化，并且，需要将栅极布线低电阻化，从而，使用金属材料来作为栅极布线的研究十分盛行。作为金属材料的候选材料，有金属氮化物、具有不同功函数的两种纯金属的双金属、以及使栅极布线整体硅化物化的完全硅化物(Fully Silicided；FUSI)等。尤其是，完全硅化物作为可以继承现有的硅加工技术的有利技术而受到瞩目。
通过使栅极布线完全硅化物化，可以使栅极布线低电阻化，由此，可以实现半导体装置的高速化。
这样的完全硅化物系的MOSFET构造以及制造方法被公开在T.Aoyama等、“IEDM Tech.Digest”、2004年、p.95以及非专利文献2中。
非专利文献1T.Aoyama等、“IEDM Tech.Digest”、2004年、p.95非专利文献2J.A.Kittl等、“Symp.of VLST Technology”、2005年、p.72但是，在栅极布线的宽为45nm左右以下的细微加工中，即使在使栅极布线完全硅化物化的情况下，也存在如下的问题。
首先，第一，存在难以实现和栅极布线取得接触的问题。在细微的栅极布线中，栅极布线和接头(contact plug)的接触面积由于栅极布线的宽度而受到限制，所以，有接头的接触电阻增大的倾向。另外，在形成接头时，不可能完全不产生位置偏差。因此，栅极和接头的接触面积愈发变小。
为了能充分确保栅极布线和接头的接触面积，在设计栅极布线时，只要设置一定量的位置偏差的富余区域即可，但为了设置这样的富余区域，需要增大栅极布线的间隔，从而难以缩小芯片面积。
第二，由于栅极布线的宽度变窄，所以，即使使用被完全硅化物化了的栅极布线，栅极布线的电阻也增大，从而，存在产生半导体装置的动作延迟的问题。
发明内容
本发明的目的在于解决所述以往的问题，在使用了使栅极布线的宽度变窄的完全硅化物化栅极工艺的半导体装置中，可以实现无需变更栅极布线的设计规则、容易确保栅极布线和触点的接触面积且栅极布线的布线电阻减小的半导体装置及其制造方法。
为了达到上述目的，将本发明的半导体装置构成为栅极布线的至少一部分从侧壁突出。
具体而言，本发明的半导体装置，其特征在于，包括形成在半导体基板的元件分离区域以及由该元件分离区域围成的活性区域；形成在元件分离区域以及活性区域上，且被完全硅化物化的栅极布线；和连续地覆盖栅极布线的侧面的绝缘性侧壁，其中，栅极布线的至少一部分具有从侧壁突出的突出部。
根据本发明的半导体装置，由于栅极布线的至少一部分具有从侧壁突出的突出部，所以，在将接点与细微的栅极布线连接时，可以将其与从侧壁突出的部分连接。由此，容易确保栅极布线和接点的接触面积，可以降低栅极布线和接点的接触电阻。另外，由于栅极布线的截面面积增大，所以，可以降低栅极布线的布线电阻。结果，可以实现高速进行动作的半导体装置。
在本发明的半导体装置中，优选突出部被形成为覆盖侧壁的上面的至少一部分。通过采用这样的结构，不改变栅极布线的设计规则，便可较大地确保栅极布线和接点接触部分的宽度。
在本发明的半导体装置中，还包括形成在栅极布线上且与该栅极布线电连接的第一接头，优选栅极布线在和第一接头的连接部分处，从侧壁突出。通过采用这样的结构，能够可靠地确保栅极布线和接头的接触面积。
在本发明的半导体装置中，优选第一接头与栅极布线的在元件分离区域上形成的部分连接。
本发明的半导体装置，还包括在活性区域和栅极布线之间形成的栅极绝缘膜，优选栅极布线的在活性区域上形成的部分作为栅电极发挥功能。
在本发明的半导体装置中，还包括活性区域的在栅极布线的两侧方的区域形成的杂质扩散层。
在本发明的半导体装置中，还包括形成在杂质扩散层上且与该杂质扩散层电连接的第二接头，栅极布线至少除了与第二接头相对向的部分，从侧壁突出。通过采用这样的结构，确保栅极布线和接点的接触面积以及降低栅极布线的布线电阻，同时容易防止栅极布线与源漏极扩散层的短路。
本发明的半导体装置，还包括在杂质扩散层上面形成的硅化物层，第二接头隔着硅化物层与杂质扩散层电连接。
在本发明的半导体装置中，优选栅极布线除了在活性区域上形成的部分，从侧壁突出。
通过采用这样的结构，由于可以避免与源漏极扩散层连接的接头有可能形成的区域，使栅极布线从侧壁突出，所以，能防止源漏极扩散层和栅极布线的短路，并且可以降低栅极布线的布线电阻。
在本发明的半导体装置中，优选栅极布线由镍硅化物构成。
本发明的半导体装置的制造方法，包括工序(a)，在半导体基板上形成活性区域以及围住该活性区域的元件分离区域；工序(b)，在活性区域以及元件分离区域上顺次形成硅膜以及绝缘膜；工序(c)，在对硅膜以及绝缘膜进行图案形成后，形成绝缘性侧壁，该侧壁覆盖进行了图案形成的硅膜以及绝缘膜的侧面；工序(d)，在工序(c)之后，通过除去绝缘膜而使硅膜的上面露出；工序(e)，在工序(d)之后，形成覆盖硅膜以及侧壁的金属膜；和工序(f)，通过对硅膜以及金属膜进行热处理，使硅膜完全硅化物化，来形成栅极布线，其中，在工序(f)中，在栅极布线的至少一部分形成从侧壁突出的突出部。
本发明的半导体装置的制造方法，由于在栅极布线的至少一部分形成从侧壁突出的突出部，所以，可以制造能够实现可容易地确保栅极布线和接点的接触面积的半导体装置。另外，由于可以增大栅极布线的截面面积，所以，可以实现栅极布线的布线电阻低的半导体装置。
在本发明的半导体装置的制造方法中，优选金属膜的厚度为硅膜膜厚的1.1倍以上。通过采用这样的结构，在对硅膜进行完全硅化物化时，会形成Ni2Si以及Ni3Si，从而，能可靠地使完全硅化物化膜从侧壁突出。
本发明的半导体装置的制造方法，在工序(d)和工序(e)之间还包括工序(g)，在该工序(g)中，蚀刻硅膜的一部分，使蚀刻后的硅膜膜厚小于侧壁高度的二分之一。通过采用这样的结构，由于可以使被完全硅化物化的膜的一部分不从侧壁突出，所以，可以减小源漏极扩散层和栅极布线产生短路的可能性。
在该情况下，优选在工序(g)中，仅对硅膜中的在活性区域上形成的部分进行蚀刻。通过采用这样的结构，能可靠地降低源漏极扩散层和栅极布线产生短路的可能性，图案的形成也变得容易。
本发明的半导体装置的制造方法，优选在工序(c)和工序(d)之间，还包括如下的工序，即，在半导体基板上形成覆盖侧壁以及绝缘膜的掩模形成膜，通过对所形成的掩模形成膜进行平坦化，用掩模膜形成使侧壁的一部分以及绝缘膜露出的掩模膜。
本发明的半导体装置的制造方法，优选在工序(c)和工序(d)之间，还包括如下的工序，即，形成覆盖侧壁以及绝缘膜的掩模形成膜，通过有选择地除去所形成的掩模形成膜，用掩模膜形成具有使侧壁的一部分以及绝缘膜露出的槽部的掩模膜。通过采用这样的结构，由于从侧壁突出的已进行了完全硅化物化的膜可以控制在侧壁上展开的部分，所以，可防止完全硅化物化膜与扩散层的短路，还可防止相邻的完全硅化物膜之间产生短路。
本发明的半导体装置的制造方法，在工序(b)之前，还包括在活性区域上形成栅极绝缘膜的工序，优选栅极布线的在活性区域上形成的部分作为栅电极发挥功能。
本发明的半导体装置的制造方法，在工序(f)之后，还包括如下的工序，即在栅极布线上形成层间绝缘膜，在所形成的层间绝缘膜上形成与栅极布线的突出部连接的接头。
在本发明的半导体装置的制造方法中，优选硅膜是多晶硅膜或非结晶硅膜。
在本发明的半导体装置的制造方法中，优选金属膜是镍膜。
根据本发明的半导体装置及其制造方法，在栅极布线的宽度窄的采用完全硅化物化栅极工艺的半导体装置中，能实现不用改变栅极布线的设计规则，便可容易地确保栅极布线和接点的接触面积且栅极布线的布线电阻小的半导体装置及其制造方法。
图1(a)及(b)表示本发明的第一实施方式的半导体装置，(a)是俯视图，(b)是(a)的Ib-Ib线的剖面图。
图2是按照工序顺序表示本发明第一实施方式的半导体装置的制造方法的剖面图。
图3是按照工序顺序表示本发明第一实施方式的半导体装置的制造方法的剖面图。
图4是按照工序顺序表示本发明第一实施方式的半导体装置的制造方法的剖面图。
图5(a)及(b)表示本发明的第二实施方式的半导体装置，(a)是俯视图，(b)是(a)的Vb-Vb线的剖面图。
图6是按照工序顺序表示本发明第二实施方式的半导体装置的制造方法的剖面图。
图7是按照工序顺序表示本发明第二实施方式的一变形例的半导体装置制造方法的剖面图。
图8(a)及(b)表示本发明的第三实施方式的半导体装置，(a)是俯视图，(b)是(a)的VIIIb-VIIIb线的剖面图。
图9是按照工序顺序表示本发明第三实施方式的半导体装置的制造方法的剖面图。
图10(a)及(b)表示本发明第三实施方式的一变形例的半导体装置，(a)是俯视图，(b)是(a)的Xb-Xb线的剖面图。
图中10-半导体基板；12-元件分离区域；11-活性区域；14-源漏极扩散层；14a-浅的源漏极扩散层；14b-深的源漏极扩散层；15-栅极绝缘膜；16-硅化物层；17-栅电极；18-布线；19-栅极布线；20-突出部；21-侧壁；22-多晶硅膜；23-硅氧化膜；24-第一接头；25-第二接头；32-硅氧化膜；33-金属膜；34-硅氮化膜；35-层间绝缘膜；42-抗蚀剂图案；43-抗蚀剂图案。
具体实施例方式
(第一实施方式)参照附图对本发明的第一实施方式进行说明。图1(a)以及图1(b)是第一实施方式的半导体装置，(a)表示平面结构，(b)是(a)的Ib-Ib线的剖面构成。
图1所示的具有MISFET(金属绝缘半导体场效应晶体管)的半导体装置，在半导体基板10上形成有由元件分离区域12围成的活性区域11。在活性区域11之上形成有栅电极17，在元件分离区域12之上形成有与栅电极17成为一体的布线18。在下述说明中，将栅电极17和布线18合二为一统称为栅极布线19。为了实现低电阻化，栅极布线19被完全硅化物化(FUSI)。而且，在栅极布线19的两侧面，连续形成有绝缘性的侧壁21。另外，图中，在形成有栅极布线19以及侧壁21的区域的下侧的活性区域11和元件分离区域12之间的交界用虚线表示。在本实施方式中，虽然表示了形成2根栅极布线19的例子，但栅极布线的数量可以进行适宜的变更。
在活性区域11的栅极布线19(栅电极17)的两侧方的区域，形成有杂质扩散层即源漏极扩散层14。源漏极扩散层14由浅的源漏极扩散层14a和深的源漏极扩散层14b构成。而且，深的源漏极扩散层14b的上面被硅化物化，形成了硅化物层16。在活性区域11的栅极布线19的下侧形成有栅极绝缘膜15。
在活性区域11以及元件分离区域12之上，形成有覆盖侧壁21以及栅极布线19的硅氮化膜34，在硅氮化膜34之上形成有层间绝缘膜35。该硅氮化膜34可以作为在层间绝缘膜35形成接触孔时的蚀刻限位器而使用，而且若形成为具有拉伸应力或压缩应力，则能实现驱动能力的提高，但如果是不需要这些作用效果的结构，则不一定要设置该硅氮化膜34。
在层间绝缘膜35上形成有与栅极布线19连接的第一接头24、经由硅化物层16与源漏极扩散层14连接的第二接头25。
在第一接头24和栅极布线19的连接部，栅极布线19从侧壁21突出，并在侧壁21之上展开。因此，栅极布线19从侧壁21突出的突出部的宽度比本来的栅极布线的宽度大。由此，即使在第一接头24的位置发生偏差的情况下，也能够充分确保第一接头24和栅极布线19的接触面积。由此，可以抑制第一接头24的接触电阻上升，从而，能够实现高速地进行动作的半导体集成电路装置。另一方面，由于没改变本来的栅极布线的宽度，所以，不需要改变半导体元件的设计规则，从而不会增大半导体装置的占有面积。
栅极布线19的突出部20的宽度只要考虑栅极宽度以及第一接头24的尺寸等即可决定。例如，当栅极宽度为45nm时，一般若以50nm宽来形成接头，则在以往的结构中，即使接头的位置完全没有产生偏差，由于接头的宽度比栅极布线的宽度大，所以，也不能使接头完全地与栅极布线接触。因此，在接头的位置产生偏差的情况下，会导致接头和栅极布线的接触面积进一步缩小。
与此相对，根据第一实施方式的结构，通过在两侧将突出部分的宽度例如各增大10nm，可以使得栅极布线和接头的接触部分的宽度变为65nm，从而，能充分确保接头和栅极布线的接触面积。另外，只要不与源漏极扩散层引起短路或与相邻的栅极布线引起短路等，突出部分的宽度可以任意扩大。
下面，参照附图对第一实施方式的半导体装置的制造方法进行说明。图2～图4以工序顺序表示本实施方式的半导体装置制造方法的各工序的剖面构成。另外，图2～图4表示图1(a)的Ib-Ib线的剖面。
首先，如图2(a)所示，在半导体基板10上，通过例如STI(shallowtrench isolation)法形成用于电分离元件的元件分离区域12，在半导体基板10上形成由元件分离区域12围成的活性区域11。接着，对基板10进行离子注入，形成阱(未图示)。此时，在形成N型MISFET的区域形成P型阱，在P型MISFET的形成区域形成MISFET的区域形成N型阱。
接着，如图2(b)所示，通过干氧化法、湿氧化法或由氧自由基实现的氧化法等将活性区域11的上面氧化，形成由膜厚2nm左右的氧化硅构成的栅极绝缘膜15。接着，通过CVD(chemical vapor deposition)法等，在栅极绝缘膜15以及元件分离区域12上堆积成为栅极布线的膜厚80nm的多晶硅膜22之后，在多晶硅膜22上通过CVD法等，形成膜厚60nm的硅氧化膜23。硅氧化膜23的膜厚比多晶硅膜22的膜厚薄。由此，可以使在后面的工序形成的侧壁21的高度小于多晶硅膜22的膜厚的2倍。
接着，如图2(c)所示，通过光刻法和干蚀刻法，将硅氧化膜23图案形成为栅电极形状，接着，将被图案形成的硅氧化膜23作为掩模，对多晶硅膜22以及栅极绝缘膜15进行干蚀刻。接着，使用离子注入法，在活性区域中的多晶硅膜22的两侧方的区域形成浅的源漏极扩散层14a。
接着，如图2(d)所示，遍及半导体基板10上的整个面，通过CVD法等堆积膜厚50nm的硅氮化膜之后，通过对已堆积的硅氮化膜进行各向异性蚀刻，在多晶硅膜22以及硅氧化膜23的侧面形成侧壁21。接着，使用光刻法、离子注入法、以及注入杂质用于活性化的热处理，在活性区域中的多晶硅膜22的两侧部形成深的源漏极扩散层14b。
接着，如图2(e)所示，在从深的源漏极扩散层14b的表面除去自然氧化膜之后，通过溅射法等在半导体基板10上堆积膜厚10nm的镍膜。接着，在氮气气氛中以320℃的温度对半导体基板10进行第一次RTA(rapidthermal anneal)，使构成半导体基板10的硅、和与硅接触的镍膜部分反应，来进行镍硅化物化。接着，通过将半导体基板10浸渍在盐酸和过氧化氢液体等混合酸的蚀刻液中，有选择地除去元件分离区域12上、硅氧化膜23上以及侧壁21上等残留的未反应的镍，之后，对半导体基板10进行温度比第一次的RTA高的(例如550℃)的第二次RTA。由此，在深的源漏极扩散层14b的表面形成低电阻的硅化物层16。
接着，如图3(a)所示，在半导体基板10上形成成为进行完全硅化物化时的掩模的硅氧化膜32，接着通过CMP法，对硅氧化膜32的表面进行平坦化处理，同时研磨至侧壁21以及硅氧化膜23的上端。
接着，如图3(b)所示，使用与硅氮化膜的选择比为某一条件的干蚀刻法或湿刻(wet etching)法，对硅氧化膜23以及硅氧化膜32进行蚀刻，直至多晶硅膜22露出为止。此时，硅氧化膜32不一定需要蚀刻。
接着，如图3(c)所示，在形成第一接头24的区域，以覆盖多晶硅膜22以及侧壁21的方式，在硅氧化膜32上形成抗蚀剂图案42。接着，使用与硅氮化膜以及硅氧化膜选择比为某一条件的干蚀刻法或湿蚀刻法，除了形成第一接头24的区域之外，将多晶硅膜22蚀刻40nm。多晶硅膜22的蚀刻量被设定成，蚀刻后的多晶硅膜22的膜厚tsi2小于侧壁21的高度tsw的二分之一。
接着，如图3(d)所示，在除去抗蚀剂图案42之后，以覆盖侧壁21以及多晶硅膜22的方式，通过溅射法在硅氧化膜32上堆积膜厚100nm的由镍构成的金属膜33。接着，通过在例如氮气气氛下对半导体基板10进行400℃的RTA，使多晶硅膜22和金属膜33反应，来使多晶硅膜22完全硅化物化。金属膜33的膜厚tNi被设定为，是形成第一接头24的区域中的多晶硅膜22的膜厚的1.1倍以上。
接着，如图3(e)所示，通过除去未反应的金属膜33，在第一接头24的形成区域，形成具有从侧壁21突出的突出部20的栅极布线19。
接着，如图4(a)所示，在除去硅氧化膜32之后，通过CVD法等在半导体基板10上堆积膜厚50nm的硅氮化膜34，之后，通过CVD法在硅氮化膜34上形成层间绝缘膜35。另外，只要根据需要形成硅氮化膜34即可，在没有形成硅氮化膜34的情况下，也可以不对硅氧化膜32进行蚀刻，而在硅氧化膜32上堆积层间绝缘膜35。
接着，如图4(b)所示，在层间绝缘膜35上形成抗蚀剂掩模图案(未图示)，使用干蚀刻法，分别形成到达栅极布线19的突出部20的接触孔以及到达形成在源漏极扩散层14上的硅化物层16的接触孔。接着，通过利用例如CVD法将钨埋入到接触孔内，形成第一接头24以及第二接头25。
如以上所述，本实施方式中，在形成第一接头24的区域的多晶硅膜22的膜厚比其他区域厚的状态下进行硅化物化。
具体而言，在本实施方式中，形成第一接头24的区域的多晶硅膜22的膜厚tsil为80nm。另外，金属膜33的膜厚tNi为100nm，是多晶硅膜22的膜厚tsi1的1.1倍以上。由于在这样的镍的比率比多晶硅多的条件下，当进行硅化物化时，会形成Ni2Si以及Ni3Si，所以，将多晶硅膜22硅化物化后的完全硅化物化膜的膜厚约为多晶硅膜22的膜厚tsi1的2倍。
另一方面，由于可以忽略栅极绝缘膜15的膜厚，所以，侧壁21的高度tsw为多晶硅膜22的膜厚和硅氧化膜23的膜厚的总和，即140nm。因此，多晶硅膜22的膜厚tsi1在侧壁21的高度tsw的二分之一以上。由此，在形成第一接头24的区域，将多晶硅膜22完全硅化物化后的完全硅化物化膜从侧壁21突出。另外，由于突出的部分在横向上也变宽，所以形成覆盖侧壁21的上面一部分的构造。
在除了形成第一接头24的区域以外的部分，通过蚀刻使多晶硅膜22的膜厚变薄，该部分的多晶硅膜22的膜厚tsi2为40nm。因此，小于侧壁21的高度tsw的二分之一，即使在已进行了完全硅化物化时，也不会发生从侧壁21突出的情况。
如上所述，在使栅极布线19从侧壁21突出的部分，多晶硅膜22的膜厚为侧壁21的高度的二分之一以上，并且，金属膜33的膜厚为多晶硅膜22的膜厚的1.1倍以上。相反，在不使栅极布线19从侧壁21突出的部分，只要使多晶硅膜22的膜厚小于侧壁高度的二分之一即可。
(第二实施方式)下面，参照附图对本发明的第二实施方式进行说明。图5(a)以及(b)是第二实施方式的半导体装置，(a)表示平面结构，(b)表示(a)的Vb-Vb线的剖面构成。
如图5所示，本实施方式的具有MISFET的半导体装置与第一实施方式的半导体装置的不同点在于，在栅极布线19的整体形成突出部20，除此以外的结构与第一实施方式的半导体装置相同。通过在栅极布线19的整体设置突出部20，不仅能容易地确保栅极布线和接头的接触面积，而且与以往的半导体装置相比，还可以增大栅极布线19的截面面积。由此，可以将栅极布线19的电阻抑制得小，从而，能实现半导体集成电路装置的高速化。
下面，参照附图对本实施方式的半导体装置的制造方法进行说明。图6按照工序顺序表示本实施方式的半导体装置制造方法的各工序中的剖面构成。另外，图6表示图5(a)的Vb-Vb线的剖面。而且，由于到在半导体基板10上形成覆盖侧壁21的硅氧化膜32的工序为止，与第一实施方式相同，所以省略说明。
如图6(a)所示，在半导体基板10上形成了硅氧化膜32之后，通过CMP法，进行硅氧化膜32表面的平坦化，同时研磨至侧壁21以及硅氧化膜23的上端。
接着，如图6(b)所示，使用与硅氮化膜得选择比为某一条件的干蚀刻法或湿蚀刻法，对硅氧化膜23以及硅氧化膜32进行蚀刻，直至多晶硅膜22露出。此时，硅氧化膜32不是一定需要蚀刻。
接着，在本实施方式中，不蚀刻多晶硅膜22，而如图6(c)所示，在硅氧化膜32上，以覆盖侧壁21以及多晶硅膜22的方式，通过溅射法堆积厚度100nm的由镍等构成的金属膜33。
接着，通过在氮气气氛下对半导体基板10例如以400℃进行RTA，使多晶硅膜22和金属膜33反应，来对多晶硅膜22进行完全硅化物化。
接着，如图6(d)所示，通过除去未反应的金属膜33，得到具有从侧壁21突出的突出部20、突出部20在侧壁21上展开的由硅化物化膜构成的栅极布线19。
由于之后的工序与第一实施方式相同，所以省略说明。
如上所述，在第二实施方式的半导体装置的制造方法中，将多晶硅膜22的膜厚形成为侧壁21高度的二分之一以上，来进行多晶硅膜22的完全硅化物化。因此，栅极布线19的整体具有比侧壁21突出的突出部20。由此，不仅容易确保第一接头24和栅极布线19的接触面积，而且可以大幅增大栅极布线19的截面面积。结果，可以将栅极布线19的电阻值抑制得较低，从而，可以实现半导体集成电路装置高速化。
(第二实施方式的一变形例)下面，参照附图对本发明第二实施方式的一变形例进行说明。图7按照工序顺序表示第二实施方式一变形例的半导体装置制造方法的各工序中的剖面构成。由于到在深的源漏极扩散层14b的表面形成硅化物层16的工序为止，与第一实施方式相同，所以省略说明。
如图7(a)所示，在半导体基板10上形成作为进行完全硅化物化时的掩模的硅氧化膜32之后，通过CMP法，使硅氧化膜32的表面平坦化。此时，与图6(a)所示的第二实施方式不同，以在侧壁21以及硅氧化膜23上残留硅氧化膜32的方式进行平坦化。接着，在硅氧化膜32上形成在硅氧化膜23的上方具有开口的抗蚀剂图案43。
接着，如图7(b)所示，以抗蚀剂图案43(未图示)作为掩模，使用与硅氮化膜以及多晶硅膜得选择比为某一条件的干蚀刻法，对硅氧化膜32以及硅氧化膜23进行蚀刻。由此，在硅氧化膜32上形成使多晶硅膜22的上面以及侧壁21上面的一部分露出的槽部，然后，除去抗蚀剂图案43。
接着，如图7(c)所示，在硅氧化膜32上，以覆盖侧壁21以及多晶硅膜22的方式，通过溅射法等堆积膜厚100nm的由镍构成的金属膜33。接着，通过在氮气气氛下，以400℃对半导体基板10进行RTA，使多晶硅膜22和金属膜33反应，形成完全硅化物化膜。
接着，如图7(d)所示，除去未反应的金属膜33。由此，得到具有由完全硅化物化膜构成栅极布线19的半导体装置，该栅极布线19具有从侧壁21突出的突出部20，该突出部20在侧壁21之上展开。
在本变形例中，形成仅露出侧壁21的一部分的槽部，在该开口部分进行完全硅化物化。因此，可以将突出部20在侧壁21上展开的区域限制为槽部的宽度。由此，除了第二实施方式的效果以外，还能得到如下的效果，即，即使以狭窄的间距形成相邻的栅极布线时，也能防止栅极布线之间短路的现象。
另外，本变形例也可以适用于第一实施方式的半导体装置的制造方法。
(第三实施方式)下面，参照附图对本发明的第三实施方式进行说明。图8(a)及(b)是表示第三实施方式的半导体装置的图，(a)表示平面结构，(b)表示(a)的VIIIb-VIIIb线的剖面构成。在图8中，对与图1相同的构成要素赋予相同的符号，并省略说明。
如图8所示，本实施方式的半导体装置，在与源漏极扩散层14电连接的第二接头25的附近，栅极布线19不从侧壁21突出。为了削减半导体装置的芯片面积，需要尽可能地使与源漏极扩散层电连接的第二接头接近于栅电极。在这种情况下，如果栅极布线19在侧壁21上展开，则担心栅极布线19与第二接头25会短路。因此，本实施方式中，在第二接头25的附近，不使栅极布线19从侧壁21突出，从而，防止栅极布线19在侧壁21上展开。但是，在其他的部分，栅极布线19从侧壁21突出，可以充分得到降低栅极布线19的布线电阻的效果。
下面，参照附图对本实施方式的半导体装置的制造方法进行说明。图9按照工序顺序表示第三实施方式的半导体装置制造方法的各工序的剖面构成。由于到在形成覆盖侧壁21的硅氧化膜32之后，露出多晶硅膜22的工序为止，与第一实施方式相同，所以省略说明。
在露出多晶硅膜22之后，如图9(a)所示，除了活性区域11上的形成第二接头25的区域附近，以覆盖多晶硅膜22以及侧壁21的方式，在硅氧化膜32上形成抗蚀剂图案42。这里，除了活性区域11上的形成有第二接头25的区域附近是指，除了在栅极长度方向上形成有第二接头25的区域(包括第二接头25定位的余量(margin))。接着，使用与硅氮化膜以及硅氧化膜得选择比为某一条件的干蚀刻法和湿蚀刻法，在形成第二接头25的区域附近，将多晶硅膜22蚀刻40nm。
接着，如图9(b)所示，在除去抗蚀剂图案42之后，在硅氧化膜32上以覆盖侧壁21以及多晶硅膜22的方式，通过溅射法堆积膜厚100nm的由镍构成的金属膜33。接着，通过在例如氮气气氛下对半导体基板10进行400℃的RTA，使多晶硅膜22与金属膜33反应，对多晶硅膜22进行完全硅化物化。
接着，如图9(c)所示，通过除去未反应的金属膜33，在活性区域11上的栅极长度方向形成第二接头25的区域附近，形成不从侧壁21突出的栅极布线19；在活性区域11上的栅极长度方向不形成第二接头25的区域和元件分离区域12上，形成从侧壁21突出的栅极布线19。由此，如图8(a)所示，位于第二接头25间的栅极布线19的栅极长度方向的宽度，形成得比其他区域中的栅极布线19的栅极长度方向的宽度窄。
由于之后的工序与第一实施方式相同，所以省略说明。
如上所述，本实施方式中，在形成第二接头25的区域附近，使多晶硅膜22的膜厚变薄后，进行硅化物化。因此，在第二接头25的附近，栅极布线19不从侧壁21突出。由此，减小了第二接头25和栅极布线19发生短路的危险。另一方面，由于在第二接头25附近以外的部分，栅极布线19从侧壁21突出，所以，可以增大栅极布线19的截面面积，从而可以将栅极布线的电阻抑制得较低。
另外，本实施方式中，在第二接头25附近将多晶硅膜22的膜厚形成为40nm，在其他部分将多晶硅膜22的膜厚形成为80nm，但只要考虑到侧壁的高度等而适宜地设定多晶硅膜22的膜厚即可。另外，形成为不使栅极布线19从侧壁21突出的部分，只要是至少栅极布线19和第二接头25相对向的部分即可。
在本实施方式中，也可如第二实施方式的一变形例所示那样，形成使多晶硅膜22和侧壁21的一部分露出的槽部，来进行多晶硅膜22的完全硅化物化。
(第三实施方式的一变形例)下面，参照附图对本发明第三实施方式的一变形例进行说明。图10(a)以及(b)是表示本发明第三实施方式的一变形例的半导体装置的图，(a)表示平面结构，(b)表示(a)的Xb-Xb线的剖面构成。
如图10所示，本变形例的半导体装置在活性区域11上形成的栅极布线19不从侧壁21突出，只有在元件分离区域12上形成的栅极布线19从侧壁21突出。
这样，通过在有可能形成第二接头25的活性区域11上，使栅极布线19不从侧壁21突出，可以抑制栅极布线19和第二接头25发生短路。而且，这样一来，通过在活性区域11整体，采用栅极布线19不从侧壁21突出的结构，使得掩模图案的形成变得容易。
另外，虽然在各实施方式以及变形例中，由多晶硅膜形成完全硅化物化膜，但是，也可以由非结晶硅或包含硅的其他半导体材料等来形成。而且，虽然使用镍作为金属，但是，也可以使用例如铂等完全硅化物化用金属来进行取代。另外，虽然使用镍形成了硅化物层16，但也可以使用钴、钛或钨等硅化物化用金属来取代。另外，虽然将侧壁21作为硅氮化膜，但也可以采用硅氧化膜和硅氮化膜的层叠结构。
工业上的可利用性本发明的半导体装置及其制造方法，在栅极布线的宽度窄的采用完全硅化物化栅极工艺的半导体装置中，具有能够实现不用更改栅极布线的设计规则，容易确保栅极布线和接点的接触面积且能实现栅极布线的布线电阻小的效果的半导体装置及其制造方法，作为栅电极被完全硅化物化了的半导体装置及其制造方法等是有用的。
权利要求
1.一种半导体装置，包括在半导体基板上形成的元件分离区域以及由该元件分离区域围成的活性区域；形成在所述元件分离区域和活性区域上，且被完全硅化物化的栅极布线；和连续地覆盖所述栅极布线的侧面的绝缘性侧壁，所述栅极布线的至少一部分具有从所述侧壁突出的突出部。
2.根据权利要求1所述的半导体装置，其特征在于，所述突出部被形成为覆盖所述侧壁的上面的至少一部分。
3.根据权利要求1所述的半导体装置，其特征在于，还包括形成在所述栅极布线上且与该栅极布线电连接的第一接头，所述栅极布线在与所述第一接头的连接部分，从所述侧壁突出。
4.根据权利要求3所述的半导体装置，其特征在于，所述第一接头与所述栅极布线的在所述元件分离区域上形成的部分连接。
5.根据权利要求1所述的半导体装置，其特征在于，还包括在所述活性区域和所述栅极布线之间形成的栅极绝缘膜，所述栅极布线的在所述活性区域上形成的部分作为栅电极发挥功能。
6.根据权利要求5所述的半导体装置，其特征在于，还包括所述活性区域的在所述栅极布线的两侧方区域形成的杂质扩散层。
7.根据权利要求6所述的半导体装置，其特征在于，还包括形成在所述杂质扩散层上且与该杂质扩散层电连接的第二接头，所述栅极布线至少除了与所述第二接头相对向的部分，从所述侧壁突出。
8.根据权利要求7所述的半导体装置，其特征在于，还包括在所述杂质扩散层上面形成的硅化物层，所述第二接头隔着所述硅化物层与所述杂质扩散层电连接。
9.根据权利要求1所述的半导体装置，其特征在于，所述栅极布线除了在所述活性区域上形成的部分，从所述侧壁突出。
10.根据权利要求1所述的半导体装置，其特征在于，所述栅极布线由镍硅化物构成。
11.一种半导体装置的制造方法，包括工序a，在半导体基板上形成活性区域和围住该活性区域的元件分离区域；工序b，在所述活性区域以及元件分离区域上顺次形成硅膜以及绝缘膜；工序c，在对所述硅膜以及绝缘膜进行图案形成后，形成绝缘性侧壁，该侧壁覆盖图案形成后的硅膜以及绝缘膜的侧面；工序d，在所述工序c之后，通过除去所述绝缘膜而使所述硅膜的上面露出；工序e，在所述工序d之后，形成覆盖所述硅膜以及侧壁的金属膜；和工序f，通过对所述硅膜以及金属膜进行热处理，使所述硅膜完全硅化物化，来形成栅极布线，所述工序f中，在所述栅极布线的至少一部分上，形成了从所述侧壁突出的突出部。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述金属膜的厚度为所述硅膜膜厚的1.1倍以上。
13.根据权利要求11所述的半导体装置的制造方法，其特征在于，在所述工序d和所述工序e之间还包括工序g，在该工序g中，蚀刻所述硅膜的一部分，使蚀刻后的硅膜膜厚小于所述侧壁高度的二分之一。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，在所述工序g中，仅对所述硅膜中在所述活性区域上形成的部分进行蚀刻。
15.根据权利要求11所述的半导体装置的制造方法，其特征在于，在所述工序c和所述工序d之间，还包括如下的工序，即在所述半导体基板上形成覆盖所述侧壁以及绝缘膜的掩模形成膜，通过对所形成的掩模形成膜进行平坦化，用所述掩模形成膜形成使所述侧壁的一部分以及绝缘膜露出的掩模膜。
16.根据权利要求11所述的半导体装置的制造方法，其特征在于，在所述工序c和所述工序d之间，还包括如下的工序，即在所述半导体基板上，形成覆盖所述侧壁以及绝缘膜的掩模形成膜，通过有选择地除去所形成的掩模形成膜，用所述掩模形成膜形成具有使所述侧壁的一部分以及绝缘膜露出的槽部的掩模膜。
17.根据权利要求11所述的半导体装置的制造方法，其特征在于，在所述工序b之前，还包括在所述活性区域上形成栅极绝缘膜的工序，所述栅极布线的在所述活性区域上形成的部分作为栅电极发挥功能。
18.根据权利要求11所述的半导体装置的制造方法，其特征在于，在所述工序f之后，还包括如下的工序，即在所述栅极布线上形成层间绝缘膜，在所形成的层间绝缘膜上形成与所述栅极布线的所述突出部连接的接头。
19.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述硅膜是多晶硅膜或非结晶硅膜。
20.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述金属膜是镍膜。
全文摘要
一种半导体装置，包括在半导体基板(10)上形成的元件分离区域(12)以及由元件分离区域(12)围成的活性区域(11)；形成在元件分离区域(12)以及活性区域(11)上且被完全硅化物化的栅极布线(19)；和连续地覆盖栅极布线(19)的侧面的绝缘性侧壁(21)。栅极布线(19)的至少一部分被形成为从侧壁(21)突出。这样，在采用栅极布线的宽度窄的完全硅化物化栅极工艺的半导体装置中，能实现不用改变栅极布线的设计规则，便可容易地确保栅极布线和接点的接触面积且栅极布线的布线电阻小的半导体装置及其制造方法。
文档编号H01L29/78GK1941372SQ20061009320
公开日2007年4月4日 申请日期2006年6月22日 优先权日2005年9月28日
发明者佐藤好弘, 平濑顺司 申请人:松下电器产业株式会社