专利名称：半导体器件和半导体器件的制造方法
技术领域：
本发明涉及在半导体衬底上具有金属布线和电极的半导体器件和半导体器件的制造方法。
背景技术：
近年来，随着半导体元件的微细化、高集成化带来元件电极增加和半导体元件组成的集成电路小型化急速进展，要求形成在半导体衬底上的半导体集成电路的中形成的元件电极间距窄且面积小。然而，为了响应这些要求，对直接接触元件电极检查电特性的探针和丝焊等的微细化的技术开发是必不可少的，急速缩小间距和面积处境困难。在这种状况下，作为一种解决方法，可举出在半导体衬底上设置栅格状的外部端子连接用电极并且利用金属布线连接配置在周边的元件电极的重布线技术。利用重布线技术可缓解配置在周边的元件电极的间距和面积的缩小化，适应元件电极的增加。使用重布线技术的典型的半导体组件，可举出在外部端子连接用电极上形成块状电极并且在接口衬底连接倒装片的FC-BGA(Flip Chip Ball-Grid-Allay倒装片球栅阵)、以及进一步在外部端子连接用电极上直接形成外部端子的晶圆级CSP(Chip Size Package片规模组件)。
这里，图4是说明已有的晶圆级CSP的端子布线的图，图4A是半导体晶圆总体的立体图，图4B是示出已有的晶圆级CSP的平面结构的概念图。图4C是示出已有的晶圆级CSP的端子布线的剖视图，是图4B的A-A’线的剖视图。
图4A中，在整个半导体晶圆106形成芯片，每一芯片作为半导体集成电路，在这里形成晶圆级CSP107。
图4B中，晶圆级CSP107具有半导体衬底101、设在半导体衬底101中形成集成电路方的面上的绝缘层103、对外部进行信号输入输出用的多个外部端子连接用电极105、以及连接外部端子连接用电极105和元件电极102的金属布线104。金属布线104和外部端子连接用电极105的金属材料相同，具体可举出铝及铜。这里，将形成金属布线104前的技术统称为重布线技术。
图4C中，半导体衬底101上具有与半导体集成电路连接的元件电极102、以及元件电极102上的局部开口的钝化膜108和绝缘层103。
下面，参考图4说明晶圆级CSP107的制造方法。
首先，在半导体衬底101上形成元件电极102、钝化膜108后，利用旋镀法在半导体衬底101的表面遍及整个面堆积绝缘层103。然后，利用公知的光刻制版技术在绝缘层103形成使元件电极102露出的开口部103a。接着，利用喷镀法等在绝缘层103上堆积铜膜后，对铜膜进行选择性蚀刻，从而在绝缘层103上形成连接对外部进行信号输入输出用的外部端子连接用电极105和元件电极102的铜组成的金属布线104。
以往，使用与产品晶圆不同的工艺评价用TEG(Test Element Group测试元件组)进行金属布线104的可靠性等的评价、分析，以决定重布线技术的工艺条件，并将决定的工艺条件导入实际的产品晶圆。这里的金属布线104的可靠性评价是指以电方式检查并评价开路、短路、漏电欠佳这些布线可靠性和与元件电极102的连接可靠性。再者，晶圆级CSP 107中，产品晶圆的金属布线104的布线宽度、布线间隔(下文称为线/间隔)、外部端子连接用电极105的间距、元件电极102上的开口部103a的开口尺寸等设计规则与工艺评价用TEG相同，则导入与工艺评价用TEG相同的工艺条件，一般不对每一产品晶圆进行金属布线104的开路、短路、漏电欠佳的布线可靠性和与元件电极102的连接可靠性的电检查的评价。实际的产品晶圆的金属布线104在工序中利用目视或自动外观检查确认金属布线104的布线形状，进而在晶圆级CSP完成后作最终电特性检查中，检查外观检查不能确认的开路、短路、漏电欠佳、元件电极102与金属布线104的接触欠佳。对判断为欠佳的产品规定半导体集成电路欠佳或金属布线欠佳，因而对产品进行研磨，或实施使用FIB(Focused Ion Beam聚焦离子束)、SEM(Scanning Electron Microscope扫描电子显微镜)的欠佳分析。
这样，使产品晶圆中金属布线的线/间隔、外部端子连接用电极的间距、元件电极上的开口部的开口尺寸等设计规则与工艺评价用TEG相同，则由于导入工艺评价用TEG中决定的工艺条件，工艺评价用TEG中实施的金属布线的电检查的可靠性确认在实际产品晶圆中得不到实施。然而，工艺评价用TEG和产品晶圆，其半导体衬底的内部布线的设计和图案尺寸不同，因而半导体衬底的表面凹凸状态大为不同，半导体衬底上形成的金属布线由于该半导体衬底的表面凹凸状态，会使金属布线本身的可靠性受到影响。再者，每一产品晶圆元件电极的表面状态(具体为元件电极的表面覆盖膜的状态)不同，因而与金属布线的连接可靠性也每一晶圆不同，产生不能可靠地确保金属布线的情况。又，在过去的外观检查方法中，由于检测精度有限，随着金属布线微细化，越发难以准确检测出金属布线形状欠佳，而且只在最终电特性检查中检测出欠佳，使不合格品外流的可能性高。即使在最终电特性检查中确认欠佳，为了确认欠佳的原因是半导体集成电路还是金属布线，对产品作研磨，或进行FIB处理，进而进行SEM等观察的欠佳分析，因而取得分析结果前，需要时间，难以对后续各批产品作早期反馈。又，由于是完成的状态，不可能对晶圆和芯片进行再现。
本发明解决上述已有的课题，其目的在于提供一种能以半导体晶圆状态在工序中进行金属布线的电检查、从而高精度检测出金属布线的欠佳、还同时能在产生金属布线欠佳时迅速且可靠地识别欠佳的原因、并反馈到工序的半导体器件和半导体器件的制造方法。
发明内容
为了达到上述目的，本发明的半导体器件，具有形成半导体集成电路的半导体衬底、与所述半导体集成电路电连接的元件电极、形成在所述半导体衬底上并对外部进行信号输入输出的多个外部端子连接用电极、将所述元件电极与所述外部端子连接用电极进行电连接的金属布线、不接触所述金属布线的检查用金属布线、以及形成在所述检查用金属布线的两端的检查用电极，通过对所述检查用电极进行电测量，进行所述检查用金属布线的电检查。
又，以至少在所述元件电极上设置开口部的方式，形成在所述半导体衬底上形成的绝缘层。
又，将所述外部端子连接用电极用作所述检查用电极的一方或双方。
又，将用作所述检查用电极的所述外部端子连接用电极与所述金属布线电连接。
又，对作为半导体晶圆的1块半导体衬底上形成的全部半导体器件，形成所述检查用金属布线。
又，将所述检查用金属布线配置在所述半导体衬底的具有下层布线形状造成的表面凹凸的部位。
又，所述检查用金属布线的布线宽度，是与所述金属布线的最小布线宽度相等的宽度。
又，所述检查用金属布线的布线长度，长于所述金属布线的最大布线长度。
又，在1个所述元件电极上至少设置2个开口部，并且通过所述至少2个开口部，将所述检查用金属布线和所述检查用电极与所述1个元件电极电连接。
又，在半导体晶圆上形成多个所述半导体集成电路，并且跨越相邻的所述半导体集成电路，形成所述检查用布线。
本发明的半导体器件的制造方法，具有以下工序在形成半导体集成电路的半导体衬底上形成与所述半导体集成电路电连接的元件电极的第1工序、以及同时形成对所述半导体集成电路的外部进行信号输入输出用的外部端子连接用电极和对所述元件电极与所述外部端子连接用电极进行连接的金属布线以及不接触所述金属布线的检查用金属布线的第2工序。
又，具有以下工序在形成半导体集成电路的半导体衬底上形成与所述半导体集成电路电连接的元件电极的第1工序、在包含所述元件电极的上表面的所述半导体衬底上，形成设置使所述元件电极露出的开口部的绝缘层的第2工序、以及同时形成对所述绝缘膜的外部进行信号输入输出用的外部端子连接用电极和对所述元件电极与所述外部端子连接用电极进行连接的金属布线以及不接触所述金属布线的检查用金属布线的第3工序。
又，在所述第2工序中，形成所述开口部的一部分在1个元件电极上具有大于等于2个的开口部，并且在所述第3工序中，所述检查用金属布线和所述检查用电极通过所述至少2个开口部与所述元件电极电连接。
图1A是示出本发明的半导体器件的平面结构的概念图。
图1B是本发明半导体器件的布线可靠性检查区的剖视图。
图1C是本发明半导体器件的连接线检查区的剖视图。
图2A是示出本发明的将电极用于连接外部端子和检查两种用途的半导体器件的概念图。
图2B是示出本发明的使用不同尺寸的检查用电极的半导体器件的平面结构的概念图。
图3A是说明本发明的半导体器件的开口部形成工序的工序剖视图。
图3B是说明本发明的半导体器件的薄膜金属层形成工序的工序剖视图。
图3C是说明本发明的半导体器件的厚膜金属层形成工序的工序剖视图。
图3D是说明本发明的半导体器件的电镀保护膜去除工序的工序剖视图。
图4A是半导体晶圆总体的立体图。
图4B是示出已有的晶圆级CSP的屏幕结构的概念图。
图4C是示出已有晶圆级CSP的端子布线的剖视图。
具体实施例方式
下面，参照
本发明的实施方式。
首先，用图1、图2说明本发明半导体器件的结构。
图1A是示出本发明半导体器件的平面结构的概念图。图1B是本发明半导体器件的布线可靠性检查区的剖视图，是图1A的A-A’线的剖视图。图1C是本发明半导体器件的连接线检查区的剖视图，是图1A的B-B’线的剖视图。图2A是示出本发明的将电极用于连接外部端子和检查两种用途的半导体器件的概念图，图2B是示出本发明的使用不同尺寸的检查用电极的半导体器件的平面结构的概念图。
图1A中，在形成由晶体管等半导体元件构成的半导体集成电路的半导体衬底10的形成集成电路的表面形成绝缘层12，在该绝缘层12上形成产品的金属布线13和外部端子连接用电极15。绝缘层12上未形成金属布线13和外部端子连接用电极15的区域形成检查用金属布线14，并以任意尺寸形成检查用电极16。用虚线包围的区域是布线可靠性检查区30和连接线检查区31。而且，金属布线13、外部端子连接用电极15、检查用金属布线14和检查用电极16的材料都相同。
遍及2个检查用电极16之间布置检查用金属布线14，将布线可靠性检查区30的检查用金属布线14圈绕一定距离，以检查布线的可靠性。而且，使检查用金属布线14的布线宽度等于金属布线13的最小宽度，长于最长的金属布线13，从而提高检测出欠佳的灵敏度。为了检查内部布线形状的布线可靠性，也可将该布线区设在表面凹凸大的区域。然后，在半导体器件制造工序中，通过进行两端的检查用电极16之间的导通检查，实施检查。
综上所述，通过设置检查用金属布线14和检查用电极16，并且在制造工序中进行布线检查，每一产品能利用半导体晶圆状态下的电检查，高精度地检测出以往外观检查难以检测出的开路、短路、漏电欠佳这些金属布线形状欠佳和过去只能在完成后的最终电特性检查中进行检查的元件电极与金属布线连接欠佳。又，通过在全部晶圆实施电检查，能不进行产品的研磨和FIB处理，而迅速且可靠地确认欠佳原因，早期反馈到工序。再者，可通过每一产品导入检查用金属布线，用作每一容易受半导体衬底表面凹凸状态影响的金属布线和产品的工艺管理。
如图2A所示，可将检查用金属布线14电连接到连接检查用电极16和金属布线13的外部端子连接用电极15，使电极用于连接外部端子和检查两种用途。如图2B所示，可按与外部端子连接用电极15相同的尺寸、相同的间距形成检查用电极16。也可做成检查用的探针接触的程度的最小尺寸。
接着，在图1B中，说明布线可靠性检查区30的截面。半导体衬底10上形成与半导体集成电路连接的元件电极11，并且半导体衬底10上的实质上整个面依次形成在元件电极11上开口的钝化膜17和绝缘层12。钝化膜17由氮化硅或氧化硅等组成。然后，开口部12a中，从露出的元件电极11到绝缘层12的一部分上形成金属布线13和外部连接用电极15，并且在未形成金属布线13和外部连接用电极15的绝缘层12上的一部分形成金属布线14和检查用电极16。这里说明了形成绝缘膜12的情况，但未必需要绝缘膜。
接着，在图1C中，说明连接性检查区31的截面。元件电极11上形成绝缘层12的至少2个开口部12a，并且绝缘层12上形成的至少2个检查用金属布线14和检查用电极16通过至少2个开口部12a和1个元件电极11电连接。即使金属布线13与元件电极11的连接产生弊病，通常也只能通过内部的晶体管等的电路进行电确认，但由于各检查用金属布线14通过元件电极11电连接，能进行连接性确认，同时还能高精度地检测出布线欠佳。而且，又能根据检查用金属布线14的形成方法，以4端子法测量检查用金属布线14与元件电极11的接触电阻值。
接着，参照图3所示的工序剖视图说明本发明的半导体器件的制造方法。
图3A是说明本发明的半导体器件的开口部形成工序的工序剖视图，图3B是说明本发明的半导体器件的薄膜金属层形成工序的工序剖视图，图3C是说明本发明的半导体器件的厚膜金属层形成工序的工序剖视图，图3D是说明本发明的半导体器件的电镀保护膜去除工序的工序剖视图。
首先，在晶圆状态下，准备具有由晶体管和电容器等半导体元件构成的半导体集成电路的半导体衬底10。在该半导体衬底10的表面形成元件电极11。
然后，如图3A所示，利用与以往相同的方法在半导体衬底10上遍及整个面堆积钝化膜17，进而在该膜上以旋镀涂覆具有感光性的成为绝缘层12的绝缘材料并使其干燥后，依次进行曝光和显像，有选择地去除元件电极11区域上的钝化膜17和绝缘层12，形成开口部12a。作为具有感光性的绝缘层12，可用酯键型聚酰亚胺或丙烯酸酯类环氧树脂的聚合物，只要是具有感光性的绝缘材料就可以。具有感光性的绝缘层12也可用预先形成膜状的材料。这时，将绝缘层12粘贴在半导体衬底10上，并利用曝光和显像在绝缘层12形成开口部12a，使元件电极11露出。划界线18及其相邻的元件区的外缘上不必形成绝缘层12，因而这里未形成。
接着，如图3B所示，在绝缘层12和从开口部12a露出的元件电极11上的整个表面利用真空蒸镀法、喷镀法、CVD法等薄膜形成技术，形成依次设置例如厚度0.2微米左右的Ti膜和厚度0.5微米左右的Cu膜的薄膜金属层13a。
接着，如图3C所示，利用旋镀在半导体衬底10的整个面上，涂覆正型感光保护膜或负型感光保护膜并使其干燥后，利用公知的曝光、显像，从该保护膜形成电镀保护膜19的图案。然后，在从电镀保护膜19露出的薄膜金属层13a上利用电解电镀等厚膜形成技术有选择地形成厚膜金属层13b。这里，有选择地形成例如厚5微米左右的Cu膜组成的厚膜金属层13b。由该厚膜金属层13b形成金属布线13和外部端子连接用电极15。而且，还同时形成检查用金属布线14和检查用电极16。这样从检光、显像形成图案的光刻制版工序可进行图案的改变和添加，而不增加电镀保护膜19的掩模数量和工序数量。
进而，如图3D所示，溶解并去除电镀保护膜19后，施加能溶解并去除薄膜金属层13a的蚀刻液。例如，对薄Cu膜用氯化铁第二铜溶液，对TiW膜用双氧水，进行整个面的蚀刻，则去除厚度薄的薄膜金属层13a，留下厚膜金属层13b组成的金属布线13、外部端子连接用电极15、检查用金属布线14和检查用电极16。利用此工序在半导体衬底10中规定的部位形成金属布线13、外部端子连接用电极15、检查用金属布线14、以及检查用电极16。例如，用电解电镀形成的金属布线13如果其厚度为5微米，可形成线/间隔＝10/10微米的布线。这里，在图1和图2的说明中，说明成将元件电极和金属布线直接连接，该说明省略厚膜金属层。实际上，元件电极和金属布线以厚膜金属层为中介进行连接。又，可在半导体晶圆上形成的全部半导体集成电路，形成检查用金属布线14，也可仅在任意选择的半导体集成电路，形成该布线14。而且，在相邻的半导体集成电路双方形成检查用金属布线14时，通过用跨越半导体集成电路形成的检查用金属布线14电连接相邻半导体集成电路中形成的检查用电极16，能使检查效率提高。以往的工序，在上述工序后，对整个表面形成焊接保护层、外部端子，并根据定时形成单片后，实施最终检查，因此过去不能进行金属布线13的电确认，但通过形成检查用金属布线14，能在形成检查用金属布线14的时间点实施晶圆上的电检查。作为接触手段，可用例如扩散后检查中用的探针，将针落在检查用金属布线15上，实施电检查，还可根据探针的规范，同时检查多个半导体衬底，大幅度缩短检查时间。又，由于能早期确认金属布线13的弊病，可快速应对后续各批产品，能将弊病的影响抑制到最小限度。
权利要求
1.一种半导体器件，其特征在于，具有形成半导体集成电路的半导体衬底、与所述半导体集成电路电连接的元件电极、形成在所述半导体衬底上并对外部进行信号输入输出的多个外部端子连接用电极、将所述元件电极与所述外部端子连接用电极进行电连接的金属布线、不接触所述金属布线的检查用金属布线、以及形成在所述检查用金属布线的两端的检查用电极，通过对所述检查用电极进行电测量，进行所述检查用金属布线的电检查。
2.如权利要求1中所述半导体器件，其特征在于，以至少在所述元件电极上设置开口部的方式，形成在所述半导体衬底上形成的绝缘层。
3.如权利要求1中所述半导体器件，其特征在于，将所述外部端子连接用电极用作所述检查用电极的一方或双方。
4.如权利要求3中所述半导体器件，其特征在于，将用作所述检查用电极的所述外部端子连接用电极与所述金属布线电连接。
5.如权利要求1中所述半导体器件，其特征在于，对作为半导体晶圆的1块半导体衬底上形成的全部半导体器件，形成所述检查用金属布线。
6.如权利要求1中所述半导体器件，其特征在于，将所述检查用金属布线配置在所述半导体衬底的具有下层布线形状造成的表面凹凸的部位。
7.如权利要求1中所述半导体器件，其特征在于，所述检查用金属布线的布线宽度，是与所述金属布线的最小布线宽度相等的宽度。
8.如权利要求6中所述半导体器件，其特征在于，所述检查用金属布线的布线宽度，是与所述金属布线的最小布线宽度相等的宽度。
9.如权利要求1中所述半导体器件，其特征在于，所述检查用金属布线的布线长度，长于所述金属布线的最大布线长度。
10.如权利要求6中所述半导体器件，其特征在于，所述检查用金属布线的布线长度，长于所述金属布线的最大布线长度。
11.如权利要求7中所述半导体器件，其特征在于，所述检查用金属布线的布线长度，长于所述金属布线的最大布线长度。
12.如权利要求8中所述半导体器件，其特征在于，所述检查用金属布线的布线长度，长于所述金属布线的最大布线长度。
13.如权利要求2中所述半导体器件，其特征在于，在1个所述元件电极上至少设置2个开口部，并且通过所述至少2个开口部，将所述检查用金属布线和所述检查用电极与所述1个元件电极电连接。
14.如权利要求1中所述半导体器件，其特征在于，在半导体晶圆上形成多个所述半导体集成电路，并且跨越相邻的所述半导体集成电路，形成所述检查用布线。
15.如权利要求3中所述半导体器件，其特征在于，在半导体晶圆上形成多个所述半导体集成电路，并且跨越相邻的所述半导体集成电路，形成所述检查用布线。
16.如权利要求13中所述半导体器件，其特征在于，在半导体晶圆上形成多个所述半导体集成电路，并且跨越相邻的所述半导体集成电路，形成所述检查用布线。
17.一种半导体器件的制造方法，其特征在于，具有以下工序在形成半导体集成电路的半导体衬底上形成与所述半导体集成电路电连接的元件电极的第1工序、以及同时形成对所述半导体集成电路的外部进行信号输入输出用的外部端子连接用电极和对所述元件电极与所述外部端子连接用电极进行连接的金属布线以及不接触所述金属布线的检查用金属布线的第2工序。
18.一种半导体器件的制造方法，其特征在于，具有以下工序在形成半导体集成电路的半导体衬底上形成与所述半导体集成电路电连接的元件电极的第1工序、在包含所述元件电极的上表面的所述半导体衬底上，形成设置使所述元件电极露出的开口部的绝缘层的第2工序、以及同时形成对所述绝缘膜的外部进行信号输入输出用的外部端子连接用电极和对所述元件电极与所述外部端子连接用电极进行连接的金属布线以及不接触所述金属布线的检查用金属布线的第3工序。
19.如权利要求18中所述的半导体器件的制造方法，其特征在于，在所述第2工序中，形成所述开口部的一部分在1个元件电极上具有大于等于2个的开口部，并且在所述第3工序中，所述检查用金属布线和所述检查用电极通过所述至少2个开口部与所述元件电极电连接。
全文摘要
本发明揭示一种半导体器件和半导体器件的制造方法。在半导体衬底上(10)不形成金属布线(13)和外部端子连接用电极(15)的区域，具有以电方式检测出金属布线(13)的开路、短路、漏电欠佳、元件电极(11)与金属布线(13)接触欠佳的检查用金属布线(14)、以及检查用电极(16)，能利用半导体晶圆状态下的电检查，在工序中高精度地检测出上述欠佳。
文档编号H01L23/522GK1881587SQ200610095619
公开日2006年12月20日 申请日期2006年6月16日 优先权日2005年6月17日
发明者渡濑和美, 中村彰男, 大谷克实 申请人:松下电器产业株式会社