专利名称：具有垂直沟道的半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，更具体涉及一种具有垂直沟道的半导体器件及其制造方法。
背景技术：
因为例如场效应晶体管(FET)的半导体器件中的沟道长度减小，FET的几个性能退化。例如，发生短沟道效应如穿通现象、漏感应势垒下降(DIBL)以及亚阈值电压摆动。此外，存在诸如接触区和衬底之间的寄生电容(接触电容)增加和漏电流增加的其他问题。
在包括在半导体衬底上具有垂直沟道的有源区的FET中，鳍片(fin)的至少一个侧表面用作沟道。通过增加沟道长度可以防止短沟道效应，由此提高电流性能。在下文中，具有垂直沟道的有源区被称为鳍片，具有鳍片的FET被称为fin-FET。
图1A是常规fin-FET的平面图。图1B是沿图1的线1B-1B的常规fin-FET的剖面图。
参考图1A和1B，在半导体衬底10上形成元件隔离层20，该元件隔离层20限定具有垂直沟道的有源区12。栅电极16覆盖有源区12，元件隔离层21沿有源区12的辅轴布置，以及元件隔离层22沿有源区12的主轴布置。为了方便起见，栅电极16可以分为交叉有源区12的栅电极16a和交叉沿有源区12的主轴布置的元件隔离层22的栅电极16b。参考数字18是其中包括栅电极16的层间绝缘层。
交叉沿有源区12的主轴布置的元件隔离层22的栅电极16b接触有源区12的侧壁，并掩埋在元件隔离层22中。当电功率被提供给掩埋的栅电极16b时，在有源区12的相邻部分中，即，在有源区12的部分“a”中产生漏电流。该漏电流降低存储器件的刷新性能。
美国专利号6,396,108和美国专利号6,583,469公开了Fin-FET，其中在元件隔离层22上未发现栅电极16b。在该公开内容中，为了防止在元件隔离层22上形成栅电极16，栅电极16具有接触形状或条形，因此栅电极16不能形成在沿有源区12的主轴布置的元件隔离层22上。
但是，因为设计规则减小，在衬底上形成接触形状或条形的栅电极变得困难。特别，在其中形成栅电极图形的光刻工序过程中难以获得重叠余量。
发明内容
本发明提供一种具有垂直沟道的半导体器件的制造方法，可以防止由交叉沿有源区的主轴延伸的元件隔离层的栅电极引起的漏电流，以及提供足够的重叠余量。本发明还提供一种使用上述方法制造的半导体器件。
根据本发明的实施例，提供一种制造具有垂直沟道的半导体器件的方法，该方法包括刻蚀半导体衬底，以使互相邻近的多个有源区突出，通过填充有源区之间的刻蚀部分，在元件隔离区中形成填充材料层，以及形成在第一方向延伸并覆盖相邻有源区之间的至少一部分的第一掩模图形。此外，该方法还包括形成第二掩模图形，第二掩模图形相对于第一方向以预定角度在第二方向上延伸，使用第一和第二掩模图形作为刻蚀掩模，除去填充材料层的露出部分，除去第一和第二掩模图形，露出在填充材料层之间布置的有源区，以及在露出的有源区上形成栅电极。
通过参考附图详细描述其示例性实施例，将使本发明的上述及其他特点和优点变得更明显，其中图1A是常规fin-FET的平面图；图1B是沿图1的线1B-1B的剖面图；图2A至8A是说明根据本发明的实施例形成fin-FET的方法的平面图；图2B至6B是说明图2A至6A的方法的剖面图，分别沿图2A的线A-A；图2C至8C是说明图2A至8A的方法的剖面图，分别沿图2A的线B-B；图2D至8D是说明图2A至8A的方法的剖面图，分别沿图2A的线C-C；图7B至8B是说明图7A至8A的方法的剖面图，分别沿图2A的线A′-A′；图9A和10A是说明根据本发明的另一实施例形成fin-FET的方法的平面图；图9B和10B是说明图9A至10A的方法的剖面图，分别沿图2A的线A′-A′；图9C和10C是说明图9A和10A的方法的剖面图，分别沿图2A的线B-B；以及图9D和10D是说明图9A和10A的方法的剖面图，分别沿图2A的线C-C。
具体实施例方式
下面将参考附图更完全地描述本发明，在附图中示出了本发明的示例性实施例。但是，本发明可以以许多不同的形式体现，不应该认为其仅限于在此阐述的实施例；相反，提供这些实施例是为了本公开将是彻底的和完全的，并且将本发明的原理完全传递给所属领域的技术人员。在图中，相同的参考数字表示相同的元件，为了清楚放大了层和区域的尺寸和厚度。还应该理解当一个层被称为在另一层或衬底“上”时，它可以直接在另一层或衬底上或可也以存在插入层。在说明书中，相同的参考数字表示相同的元件。
在本发明的某些实施例中，使用线形掩模图形，在沿fin-FET中的有源区的主轴布置的元件隔离层上形成栅电极。栅电极的底部用填充材料层填充，由此防止由于栅电极，在半导体衬底中产生漏电流。
在本发明的某些实施例中，使用金属镶嵌工艺形成栅电极。此外，根据本发明的实施例的fin-FET可以具有使用金属镶嵌工艺形成的双栅电极或具有使用金属镶嵌工艺形成的三栅电极。
图2A至8A是说明根据本发明实施例形成fin-FET的方法的平面图。图2B至6B是说明图2A至6A的方法的剖面图，分别沿图2A的线A-A。图7B至8B是说明图7A至8A的方法的剖面图，分别沿图2A的线A′-A′。图2C至8C是说明图2A至8A的方法的剖面图，分别沿图2A的线B-B。图2D至8D是说明图2A至8A的方法的剖面图，分别沿图2A的线C-C。
参考图2A至2D，在半导体衬底100上形成限定具有垂直沟道的有源区102的器件隔离层或元件隔离层112。在形成元件隔离层112的方法中，使用常规光刻工艺在半导体衬底100上形成限定元件隔离层112和每个包括衬垫氧化层104和衬垫氮化层106的掩模层105。形成衬垫氧化层104是为了减小衬底100和衬垫氮化层106之间的应力，以及可以具有约20至约200的厚度，以及优选约100。当刻蚀以形成凹陷区113时衬垫氮化层106用作硬掩模并被淀积至约500至约2,000厚度，以及优选关于800至约850的厚度。用于衬垫氮化层106的淀积方法可以是常规方法，如化学气相淀积(CVD)、亚大气CVD(SACVD)、低压CVD(LPCVD)或等离子体增强的CVD(PECVD)。
使用各向异性的干法刻蚀方法露出半导体衬底100。然后，使用掩模层105作为刻蚀掩模，半导体衬底100被刻蚀至预定深度，以形成凹陷区113。使用常规方法除去光刻胶图形(未示出)，如使用氧气等离子体的灰化或有机剥离。凹陷区113形成至足够的深度，以隔离元件。接下来，在凹陷区113的整个表面上形成侧壁氧化层108。在凹陷区113的内壁和底部上形成侧壁氧化层108，以补偿形成凹陷区113中使用的刻蚀工序过程中引起的损坏。侧壁氧化层108是热氧化层或CVD氧化层，以及可以具有约20至约200的厚度。
接下来，淀积氮化层里衬110，该氮化层里衬110覆盖侧壁氧化层108和露出的掩模层105。氮化层里衬110可以沿凹陷区113的内表面形成。氮化层里衬110防止在后续工序中氧化侧壁氧化层108并提高之后形成的元件隔离层的绝缘性能。使用CVD，形成氮化层里衬110至约50至约300厚度。在氮化层里衬110上可以形成帽盖层(未示出)。帽盖层防止在后续工序中损坏氮化层里衬110，以及可以由中温氧化物(MTO)形成。
如果希望，可以省略氮化层里衬110的形成。此外，可以除去衬垫氮化层106，或可以留下来防止在后续工序中损坏有源区102。
凹陷区113用填充材料层填充。填充材料层是绝缘层以及可以选自未掺杂的硅玻璃(USG)层、高密度等离子体(HDP)氧化层、使用PECVD形成的正硅酸乙酯(TEOS)层以及使用PECVD形成的氧化层。HDP氧化层可能是最适合于修复凹陷区113，该HDP氧化层是薄层。HDP CVD工艺可以是使用溅射的CVD工艺和刻蚀工艺的结合。在HDP CVD工艺中，用于淀积材料层的淀积气体和溅射气体被提供到室中，利用该溅射气体通过溅射刻蚀淀积的材料层。在本发明的实施例中，SiH4和O2被提供到室中作为淀积气体，以及惰性气体，如氩气被提供到室中作为溅射气体。提供的某些淀积气体和溅射气体被室中的高频电功率感应的等离子体电离。在装载衬底的室中，偏置的高频电功率被提供给晶片卡盘，即，静电卡盘，因此加速该电离的淀积气体和溅射气体到衬底的表面。该加速的淀积气体离子形成氧化硅层以及加速的溅射气体离子溅射该淀积的氧化硅层。因此，由HDP氧化物形成的元件隔离层112是薄的，以及具有良好的间隙填充性能。
然后用填充材料层填充的凹陷区113被平整，直到氮化层里衬110的顶表面被露出，以形成元件隔离层112。平整工艺可以使用化学机械抛光(CMP)或深刻蚀工艺执行。在平整工艺中，氮化层里衬110被用作平整停止。例如，当使用CMP执行平整工艺时，氮化层里衬110起CMP停止的作用。CMP过程中使用的浆料可以刻蚀元件隔离层112，例如，HDP氧化层，比氮化层里衬110更快。由此，可以使用包括seria族研磨剂的浆料。
参考图3A至3D，形成覆盖有源区102的主轴的第一掩模图形114。第一掩模图形114可以沿有源区的主轴的方向覆盖相邻有源区102之间的第一元件隔离层120(参见图7A)。第一掩模图形114可以用条纹布置。为了形成第一掩模图形114，在元件隔离层112和有源区102上形成掩模材料层。接下来，限定光刻胶图形(未示出)，该光刻胶图形限定覆盖有源区102的主轴的第一掩模图形114。用光刻胶图形的形状刻蚀掩模材料层，以形成第一掩模图形114。
第一掩模图形114用作用于形成栅电极的硬掩模，以及对于元件隔离层112具有足够的刻蚀选择率。例如，如果元件隔离层112是氧化硅层，那么第一掩模图形114可以是氮化硅层。第一掩模图形114，例如，氮化硅层，可以被淀积至约2,000至约6,000的厚度，以及优选约3,500至约4,500。淀积方法可以是常规方法，例如，CVD、SACVD、LPCVD或PECVD。
第一掩模图形114的宽度等于或小于有源区102的宽度。例如，第一掩模图形114的宽度可以为约1至约15nm，小于有源区102的宽度，以及优选约3至约8nm，小于有源区102的宽度，由此增强重叠。但是，当第一掩模图形114的宽度小于这些时，沿有源区102主轴的部分第一元件隔离区120可能被刻蚀。为了防止部分第一元件隔离区120被刻蚀，可以在用来形成第一掩模图形114的部分掩模板(reticle)的两侧上进一步形成辅助图形，以对应于第一元件隔离层120。
尽管在图中未详细地图示，但是可以从多个有源区102的一端至多个有源区102的另一端形成第一掩模图形114。例如，多个有源区102的布置从单元区的一端至另一端可以是连续的。
具有用于形成栅电极的线形的第一掩模图形114的工艺余量大于具有接触形状或条形的掩模图形的工艺余量。由于大的工艺余量，可以获得更大的集成度，因此可以增加发光设备的光源波长，或可以使用具有常规光源和孔径数目的发光设备，而不增加孔径的数目。由此，具有线形的第一掩模图形114可以被有效地应用于精细图形的形成。此外，具有线形的第一掩模图形114可以防止在栅电极的形成过程中产生条纹，因此用于除去该条纹的附加硬掩模没有必要。
参考图4A至4D，在元件隔离层112上形成填充层116，以填充第一掩模图形114之间的空间，如果希望。每个填充层116可以是选自USG层、HDP氧化层、使用PECVD形成的TEOS层以及使用PECVD形成的氧化层的绝缘层。但是，由于在后续工序中元件隔离层112和填充层116可能被同时除去，因此元件隔离层112和填充层116可以由基本上相同的材料形成。例如，元件隔离层112和填充层116可以都是HDP氧化层。
填充层116被平整至第一掩模图形114的顶表面。该平整工序使用CMP或深刻蚀工艺来执行。在平整工序中，第一掩模图形114被用作平整停止层。例如，当使用CMP平整填充层116时，第一掩模图形114起CMP停止层的作用。CMP过程中使用的浆料可以刻蚀填充层116，例如，HDP氧化层，比第一掩模图形114更快。可以使用包括seria族研磨剂的浆料。这里，填充层116用来平整，因此被选择性地形成。
参考图5A至5D，形成第二掩模图形118，即，光刻胶图形。第二掩模图形118以预定的横向角度，例如，相对于有源区102的主轴成直角或锐角延伸，以及包括互相分隔预定距离的条纹。第二掩模图形118露出填充层116的露出顶表面和部分第一掩模图形114。
参考图6A至6D，使用第二掩模图形118和第一掩模图形114作为刻蚀掩模，除去沿有源区102的辅轴的部分元件隔离层112，以形成第二元件隔离层122。亦即，通过湿法刻蚀，除去沿有源区102的辅轴布置的部分填充层116和元件隔离层112。例如，当元件隔离层112和填充层116是HDP氧化层时，它们可以使用缓冲氧化物刻蚀剂(BOE)除去，该缓冲氧化物刻蚀剂(BOE)是稀释的HF、NH4F或HF和电离水的混合溶液。
在本发明的实施例中，沿有源区的主轴，例如，其中图2A的线B-B延伸的方向定义第一方向。在有源区之间布置的第一元件隔离区120(图6C)沿第一方向延伸。第二方向可以是沿有源区的辅轴，例如，其中图2A的线A-A延伸的方向。在有源区之间布置的元件隔离区沿第二方向延伸。换句话说，沿第二方向延伸的元件隔离区可以是布置在其中图2A的线C-C延伸的区域中的元件隔离区。沿第二方向延伸的元件隔离区可以分为第二元件隔离区122和第三元件隔离区124，第二元件隔离区122被凹陷，第三元件隔离区124未被凹陷。因此，为了说明的方便和易于理解，元件隔离层可以分为第一、第二和第三元件隔离区(分别是图6B、6C和6D的120、122和124)，不限制本发明的范围。
这里，元件隔离层112被除去的程度决定根据本发明的该实施例的fin-FET的沟道长度。凹陷深度足以隔离相邻有源区102。由于刻蚀，在沿第一方向的有源区102之间形成第一元件隔离层120，沿第二方向交替地布置凹陷的第二元件隔离层122和未凹陷的第三元件隔离层124。
参考图7A至7D，第二元件隔离层122之间布置的有源区102被露出。具体地，覆盖有源区102的第一掩模图形114、氮化层里衬110、掩模层105以及侧壁氧化层108被除去。有源区102的露出包括三个操作，因为在除去几个层的工序中可能损坏在第二元件隔离层122和有源区102之间布置的氮化层里衬110，导致隆起的产生。隆起可能产生漏电流，且因此降低电流性能。
首先，通过各向异性干法刻蚀除去在有源区102上布置的第一掩模图形114、氮化层里衬110以及衬垫氮化层106。氮化层，即，第一掩模图形114、氮化层里衬110以及衬垫氮化层106可以使用氟化碳族气体如CxFy族气体和CaHbFc族气体除去，例如，CF4、CHF3、C2F6、C4F8、CH2F2、CH3F、CH4、C2H2、C4F6或其组合。氩气可以用作环境气体。
其次，通过使用H3PO4的各向同性湿法刻蚀除去在有源区102的侧壁上剩余的部分氮化层里衬110。第三，通过各向同性湿法刻蚀除去侧壁氧化层108和衬垫氧化层104。这里，包括稀释的HF、NH4F，或HF和电离水的混合溶液的BOE可以用作刻蚀液。
当有源区102的表面被露出时，形成覆盖有源区102的栅绝缘层126。栅绝缘层126可以是使用CVD或ALD淀积的氧化硅层、氧化铪层、氧化锆层、氧化铝层、氧化钽层或氧化镧层。
参考图8a至8D，形成填充第二元件隔离层122上的凹陷区和覆盖部分有源区102和第一元件隔离层120的栅电极128。具体地，淀积栅电极128，以填充第二元件隔离层122上的空间和完全覆盖顶表面。使用常规光刻构图栅电极128，以便以预定角度延伸，例如相对于有源区102的主轴成直角或锐角，以及互相分隔预定距离。栅电极128通过层间绝缘层130互相电绝缘。栅电极128可以具有与图5中的第二掩模图形118相同的2-维形状。
使用金属镶嵌工艺形成根据本发明的该实施例的栅电极128。由此，形成栅电极128所需要的重叠余量是足够的。亦即，栅电极128填充第二元件隔离层122上的空间并覆盖有源区102的顶表面和两侧表面。根据本发明的第一实施例的fin-FET具有三栅极结构，其中栅电极128覆盖有源区102的顶表面和两个侧表面。
每个栅电极128可以包括连续地叠层的多晶硅层、硅化物层和帽盖绝缘层。但是，代替多晶硅层，可以使用由非晶硅、聚Si-Ge和/或包括金属的材料构成的单层或多层。包括金属的材料可以包括诸如钨或钼的金属，或可以包括导电金属氮化物如氮化钛、氮化钽或氮化钨。可以包括或可以不包括该硅化物层。帽盖绝缘层可以包括对于后续工序中淀积的层间绝缘层具有足够刻蚀选择率的材料，以及可以是，例如，氮化硅层。
为了方便起见，栅电极128可以分为交叉有源区102的第一电极128a和交叉沿第一方向布置的第一元件隔离层120的第二电极128b。第一元件隔离层120的顶表面与有源区102的顶表面相同或高于有源区102的顶表面。第二电极128b被布置在第一元件隔离层120上，因此可以防止由于提供给第二电极128b的电功率，在半导体衬底100中产生漏电流，因为由第二电极128b形成的电场被第一元件隔离层120阻挡。其间，第二电极128b的两端被连接到将被延伸的第二元件隔离层122上布置的栅电极。
图9A和10A是说明根据本发明的另一实施例形成fin-FET的方法的平面图。图9B和10B是说明图9A至10A的方法的剖面图，分别沿图2A的线A′-A′。图9C和10C是说明图9A和10A的方法的剖面图，分别沿图2A的线B-B。图9D和10D是说明图9A和10A的方法的剖面图，分别沿图2A的线C-C。
由于有源区102的限定和第一掩模图形114的形成与图2A至6D所示的第一实施例相同，本实施例将不提供其描述。
参考图9A至9D，第二元件隔离层122之间布置的有源区102被露出。具体地，覆盖有源区102的第一衬垫氮化物图形114、氮化层里衬110、部分衬垫氮化层106以及侧壁氧化层108被除去。有源区102的露出包括三个操作，因为在除去几个层的工序中可能损坏在第二元件隔离层122和有源区102之间布置的氮化层里衬110，导致隆起的产生。隆起可能产生漏电流，且因此降低电流性能。
首先，通过各向异性干法刻蚀除去在有源区102上布置的第一掩模图形114和氮化层里衬110。氮化层，即，第一掩模图形114和氮化层里衬110，可以使用氟化碳族气体如CxFy族气体和CaHbFc族气体来除去，例如，CF4、CHF3、C2F6、C4F8、CH2F2、CH3F、CH4、C2H2、C4F6或其组合。氩气可以用作环境气体。掩模层105不可以被刻蚀，或掩模层105的上部可以被刻蚀至预定高度。
其次，通过使用H3PO4的各向同性湿法刻蚀除去在有源区102的侧壁上剩余的部分氮化层里衬110。第三，通过各向同性湿法刻蚀除去侧壁氧化层108和衬垫氧化层104。这里，包括稀释的HF、NH4F，或HF和电离水的混合溶液的BOE可以用作刻蚀液。
当有源区102的侧表面被露出时，形成覆盖有源区102和掩模层105的栅绝缘层226，包括残余的衬垫氮化层。栅绝缘层226可以是使用CVD或ALD淀积的氧化硅层、氧化铪层、氧化锆层、氧化铝层、氧化钽层或氧化镧层。
参考图10A至10D，形成填充第二元件隔离层122上的凹陷区和覆盖部分有源区102和第一元件隔离层120的栅电极128。具体地，淀积栅电极128，以填充第二元件隔离层122上的空间和完全地覆盖顶表面。使用常规光刻构图栅电极128，以便以预定角度延伸，例如相对于有源区102的主轴成直角或锐角，以及互相分隔预定距离。栅电极128通过层间绝缘层230互相电绝缘。栅电极128可以具有与图5所示的第二掩模图形118相同的2-维形状。
使用金属镶嵌工艺形成根据本发明的第二实施例的栅电极128。由此，需要形成栅电极128的重叠余量是足够的。亦即，栅电极128填充第二元件隔离层122上的空间并覆盖有源区102的两个侧表面。根据本发明的第二实施例的fin-FET具有双栅极结构，其中栅电极128覆盖有源区102的两侧。
每个栅电极128可以包括连续地叠层的多晶硅层、硅化物层和帽盖绝缘层。但是，代替多晶硅层，可以使用由非晶硅、聚Si-Ge和/或包括金属的材料构成的单层或多层。包括金属的材料可以包括金属如钨或钼，或可以包括导电金属氮化物如氮化钛、氮化钽或氮化钨。可以包括或可以不包括该硅化物层。帽盖绝缘层可以由对于后续工序中淀积的层间绝缘层具有足够的刻蚀选择率的材料形成，可以是，例如，氮化硅层。
为了方便起见，栅电极128可以分为交叉有源区102的第一电极128a和交叉沿第一方向布置的第一元件隔离层120的第二电极128b。第一元件隔离层120的顶表面与有源区102的顶表面相同或高于有源区102的顶表面。第二电极128b被布置在第一元件隔离层120上，因此可以防止由于提供给第二电极128b的电功率，在半导体衬底100中产生漏电流，因为由第二电极128b产生的电场被第一元件隔离层120阻挡。其间，第二电极128b的两端被连接到将被延伸的第二元件隔离层122上布置的栅电极。
根据本发明的具有垂直沟道的半导体器件的制造方法由于在元件隔离层上形成栅电极，可以防止在半导体衬底中产生漏电流，元件隔离层向上延伸至与有源区的顶表面相同的水平面或高于有源区的顶表面。
此外，在根据本发明的具有垂直沟道的半导体器件的制造方法中，使用线形掩模图形形成栅电极，由此获得足够的重叠余量。
此外，使用金属镶嵌工序制造栅电极，由此显著地增加重叠余量。
尽管参考其示例性实施例已经具体展示和描述了本发明，但是本领域的普通技术人员应当明白在不脱离附加权利要求所限定的本发明的精神和范围的条件下，可以在形式上和细节上进行各种改变。
权利要求
1.一种具有垂直沟道的半导体器件的制造方法，该方法包括刻蚀半导体衬底，以使互相邻近的多个有源区突出；通过填充有源区之间的刻蚀部分，在元件隔离区中形成填充材料层；形成在第一方向延伸并覆盖相邻有源区之间的至少一部分的第一掩模图形；形成第二掩模图形，该第二掩模图形相对于第一方向以预定角度在第二方向上延伸；使用第一和第二掩模图形作为刻蚀掩模，除去填充材料层的露出部分；除去第一和第二掩模图形；露出在填充材料层之间布置的有源区；以及在露出的有源区上形成栅电极。
2.根据权利要求1的方法，其中元件隔离区中的填充材料层的形成包括在半导体衬底上形成包括衬垫氧化层和衬垫氮化层的掩模层，该掩模层限定元件隔离区；通过使用该掩模层作为刻蚀掩模，各向异性干法刻蚀半导体衬底至预定深度，形成凹陷区；在凹陷区的侧壁上形成侧壁氧化层；用填充材料层填充该凹陷区；以及平整该填充材料层，直到衬垫氮化层被露出。
3.根据权利要求2的方法，还包括在填充凹陷区之前，形成覆盖侧壁氧化层的露出部分和掩模层的氮化层里衬。
4.根据权利要求1的方法，其中以条纹图形布置第一掩模图形。
5.根据权利要求1的方法，其中形成第一掩模图形包括在元件隔离层和有源区上形成掩模材料层；限定光刻胶图形，该光刻胶图形限定第一掩模图形；以及根据光刻胶图形的形状，刻蚀掩模材料层。
6.根据权利要求5的方法，其中第一掩模图形的厚度约为2,000至约6,000。
7.根据权利要求5的方法，其中有源区上剩余的部分第一掩模图形具有等于或小于有源区宽度的宽度。
8.根据权利要求7的方法，其中部分第一掩模图形的宽度约为1nm至约15nm，小于有源区的宽度。
9.根据权利要求7的方法，其中部分第一掩模图形的宽度约为3nm至约8nm，小于有源区的宽度。
10.根据权利要求9的方法，其中在用来形成第一掩模图形的曝光的掩模板中，在对应于第一元件隔离层的掩模板的两侧上形成辅助图形。
11.根据权利要求5的方法，其中第一掩模图形从多个有源区的一端延伸到多个有源区的另一端。
12.根据权利要求1的方法，其中填充材料层相对于第一掩模图形具有刻蚀选择率。
13.根据权利要求1的方法，其中填充材料层包括氧化硅层，以及其中第一掩模图形包括氮化硅层。
14.根据权利要求1的方法，其中第一方向基本上平行于有源区的主轴延伸。
15.根据权利要求1的方法，其中第二方向基本上平行于有源区的辅轴延伸。
16.根据权利要求1的方法，其中除去填充材料层的露出部分包括用填充层填充第一掩模图形之间布置的元件隔离区；平整该填充层，以露出第一掩模图形；在第一掩模图形上形成第二掩模图形，以露出填充层的部分顶表面和部分第一掩模图形；以及使用第一和第二掩模图形作为刻蚀掩模，除去部分填充层和填充材料层。
17.根据权利要求16的方法，其中填充层由与填充材料层相同的材料形成。
18.根据权利要求17的方法，其中填充材料层和填充层包括高密度等离子体(HDP)氧化层。
19.根据权利要求1的方法，其中填充材料层的去除程度决定垂直沟道的长度。
20.根据权利要求1的方法，其中通过填充材料层的去除形成的凹陷区具有足以隔离相邻有源区的深度。
21.根据权利要求1的方法，还包括，在除去填充材料层的露出部分之后，形成至少覆盖露出有源区的两个侧表面的栅绝缘层。
22.根据权利要求3的方法，其中露出有源区包括通过各向异性干法刻蚀除去第一掩模图形、部分氮化层里衬以及布置在有源区的顶表面上的衬垫氮化层；通过各向同性湿法刻蚀除去在有源区的侧壁上剩余的部分氮化层里衬；以及通过各向同性湿法刻蚀除去侧壁氧化层和衬垫氧化层。
23.根据权利要求22的方法，还包括，在露出有源区之后，形成覆盖露出有源区的顶和侧表面的栅绝缘层。
24.根据权利要求3的方法，其中有源区的露出包括通过各向异性干法刻蚀除去第一掩模图形、部分氮化层里衬以及布置在有源区的顶表面上的部分衬垫氮化层；通过各向同性湿法刻蚀除去有源区的侧壁上剩余的部分氮化层里衬；以及通过各向同性湿法刻蚀除去侧壁氧化层。
25.根据权利要求24的方法，还包括，在露出有源区之后，形成覆盖露出有源区的侧表面和残余衬垫氮化层的栅绝缘层。
26.一种具有垂直沟道的半导体器件，该器件包括从半导体衬底的顶表面突出的多个有源区；将相邻有源区分开的第一元件隔离层，第一隔离层在第一方向上延伸以及具有至少高于有源区顶表面的顶表面；第二元件隔离层，相对于第一方向以预定角度延伸，将相邻的有源区分开以及具有低于有源区顶表面的顶表面，以便至少露出有源区的部分侧壁，以便可以形成垂直沟道；以及在第一元件隔离层上形成的栅电极。
27.根据权利要求26的半导体器件，还包括在第二元件隔离层和有源区之间形成的氮化层里衬。
28.根据权利要求26的半导体器件，其中第一和第二元件隔离层包括氧化硅层。
29.根据权利要求26的半导体器件，还包括接触第二元件隔离层的两个侧表面并具有高于有源区顶表面的顶表面的第三元件隔离层。
30.根据权利要求29的半导体器件，其中第二元件隔离层和第三元件隔离层沿相对于第一方向的预定角度的方向交替地布置。
31.根据权利要求26的半导体器件，其中第一元件隔离层接触第二元件隔离层。
32.根据权利要求26的半导体器件，其中栅电极相对于第一方向以横向角度延伸。
33.一种具有垂直沟道的半导体器件的制造方法，该方法包括在半导体衬底中的刻蚀凹陷中形成元件隔离层，以限定多个有源区；在有源区上形成掩模层；形成第一掩模图形，以第一方向定向的条纹形成的第一掩模图形覆盖相邻有源区之间的至少一部分；形成第二掩模图形，该第二掩模图形由第一方向横向的第二方向上定向的条纹形成；使用第一和第二掩模图形作为刻蚀掩模，除去部分露出的元件隔离层，以至少露出有源区的部分侧壁；除去第一和第二掩模图形；以及在露出的有源区上形成栅电极。
34.根据权利要求33的方法，还包括在形成栅电极之前，除去有源层上的掩模层。
35.根据权利要求33的方法，其中掩模层包括衬垫氧化层和衬垫氮化层。
36.根据权利要求33的方法，其中形成元件隔离层包括在凹陷区的侧壁上形成侧壁氧化层；形成覆盖侧壁氧化层的露出部分和掩模层的氮化层里衬；以及用填充材料层填充凹陷区。
37.根据权利要求33的方法，还包括在形成栅电极之前，形成栅绝缘层，以覆盖有源区的露出表面。
全文摘要
一种半导体器件的制造方法，可以防止由交叉有源区的主轴中的元件隔离层的栅电极引起的漏电流，还具有垂直沟道，以提供足够的重叠余量，以及使用上述方法制造的半导体器件。该器件包括在元件隔离层上形成的栅电极，元件隔离层布置在有源区之间，以及具有高于有源区顶表面的顶表面。由于栅电极形成在元件隔离层上，半导体衬底中的漏电流被防止。此外，使用条纹形状的掩模图形形成栅电极，由此与接触形状或条形图形相比获得足够的重叠余量。
文档编号H01L27/088GK1897255SQ20061010558
公开日2007年1月17日 申请日期2006年7月17日 优先权日2005年7月15日
发明者金龙成, 郑泰荣, 申树浩 申请人:三星电子株式会社