专利名称：集成电路封装用基板及其制造方法
技术领域：
本发明涉及一种集成电路封装用基板及其制造方法，特别是一种减少线路 微影蚀刻步骤的集成电路封装用基板的制造方法及其所形成的基板结构。
背景技术：
随着集成电路技术的发展，对集成电路的封装要求更加严格。现今大多数的多脚数芯片(如图形芯片与芯片组等)使用BGA(Ball Grid Array Package) 封装技术，BGA封装用的基板可分为五大类PBGA (Plastic BGA)基板、 CBGA (Ceramic BGA)基板、FCBGA (FilpChipBGA)基板、TBGA (TapeBGA) 基板与CDPBGA (Carity Down PBGA)基板。IC芯片通过打线电性连接到基 板上的接垫，由于这种连接线的材质为金，因此接垫上也需要披覆一层金，来 增加连接线与接垫之间的接合性，以提高打线制程的良率。请参阅图1A至图1G，为现有技术PBGA基板上选择性镀金的制造方法 的流程剖面图。首先，如图1A所示，提供一夹层电路板IOO，可以理解的是， 此夹层电路板100尚未披覆防焊层，其中夹层电路板100上具有一顶表面102 以及与顶表面102对应的一底表面104，且夹层电路板100中具有导通孔lOOa。 接着，如图1B所示，全板电镀夹层电路板100，以在夹层电路板100上形成 电镀层IIO，其中电镀层110包含位于顶表面102上的第一电镀层112、位于 底表面104上的第二电镀层114以及位于导通孔100a内的第三电镀层116， 其中第一电镀层112、第二电镀层114与第三电镀层116形成电性连接。然后， 如图1C所示，进行第一次微影蚀刻步骤，将第一电镀层112图案化以形成线 路图案112a与接垫U2b。接着，如图1D所示，在顶表面102与底表面104 上的部分区域形成电镀阻层图案120，以露出位于顶表面102上的接垫112b 以及第二电镀层114上需要电镀保护层的区域，可以理解的是，在形成电镀阻 层图案120的步骤中使用到微影步骤。然后，进行电镀步骤，以电镀上一保护 层，例如在第二电镀层114上未被电镀阻层图案120覆盖的区域电镀镍/金层130a，来保护部分第二电镀层114免于氧化；在此同时，利用导通孔100a内 的第三电镀层116导通顶表面102上的接垫112b，使电镀顶表面102上的接 垫112b所需的电流由底表面104上的第二电镀层114经由导通孔100a传导至 顶表面102，以同时在顶表面102上的接垫112b电镀上一层镍/金层130b，如 此即可使顶表面102与底表面104上都同时电镀上所需的镍/金层130a、130b， 如图1D所示。接着，如图1E所示，移除电镀阻层图案120。之后，进行第 二次微影蚀刻步骤，将第二电镀层114图案化以形成线路图案114a与接垫 114b，可以理解的是，在此第二次微影蚀刻步骤中，先在顶表面102与底表 面104上形成所需的光阻图案140。然后，再蚀刻第二电镀层114以定义出线 路图案114a与接垫114b，如图1F所示。之后，移除光阻图案140。接着， 如图1G所示，在顶表面102与底表面104上形成防焊层150，如此以完成现 有技术选择性镀金的PBGA基板。在上述现有的选择性镀金制程中，由于需 要经过至少二次的线路微影蚀刻步骤，才完成最后用以承载芯片的PBGA基 板，不但制程的成本较高，而且多次的线路微影蚀刻步骤很容易导致产品良率 的下降。另外一种现有的选择性镀金制程先在PBGA基板上额外布设众多的电镀 导线(plating bar)，利用这些电镀导线将镍/金层电镀在接垫上，但是如此众 多的电镀导线的布设，不仅占据了 PBGA基板的面积，使得可供布设线路的 面积减少。而且在高频使用时，因多余的电镀导线的天线效应，容易导致有噪 声(noise)的问题产生。发明内容本发明的一 目的在提供一种集成电路封装用基板的制造方法，通过在制程 中在夹层电路板的底表面上披覆一层薄厚度的导电层，使得经过一次线路微影 蚀刻步骤所形成在底表面上的线路图案与接垫能形成电性连接，如此使得夹层 电路板的顶表面所形成的接垫经由导通孔中的电镀层以及导电层来与电镀制 程的电源构成电性连接，如此就可以减少现有制程所需的线路微影蚀刻步骤的 次数，以解决线路微影蚀刻步骤所容易导致的产品良率下降的问题。本发明的另一目的在提供一种集成电路封装用基板，通过在夹层电路板的 底表面上加入一层薄厚度的导电层，可使得在制作基板的过程中底表面上的线
路图案与接垫能形成电性连接，如此一来，夹层电路板的顶表面所形成的接垫 可经由导通孔中的电镀层以及导电层来与电镀制程的电源构成电性连接，因此 就可减少在制作集成电路封装用基板时所需的线路微影蚀刻步骤的次数，藉以 解决线路微影蚀刻步骤所容易导致的制程良率较低与制造成本较高的问题。根据本发明之一最佳实施例，此集成电路封装用基板的制造方法至少包含 提供一夹层电路板，其中夹层电路板具有顶表面以及与顶表面对应的底表面，并且夹层电路板具有至少一导通孔；在夹层电路板上形成一金属层，其中金属 层包含位于顶表面上的第一金属层、位于底表面上的第二金属层以及位于导通 孔内的第三金属层，其中第一金属层、第二金属层与第三金属层形成电性连接； 进行微影蚀刻步骤，将第一金属层图案化以形成第一线路图案与第一接垫，将 第二金属层图案化以形成第二线路图案与第二接垫；在底表面上形成导电层， 其中导电层电性连接第二线路图案与第二接垫；在夹层电路板上形成电镀阻层 图案，并露出位于顶表面上的第一接垫以及位于底表面上的第二接垫；进行电 镀步骤，以在第一接垫以及第二接垫上形成保护层；移除电镀阻层图案；进行 微蚀刻步骤(Micro etching),以移除导电层；以及在夹层电路板上形成防焊层。根据本发明之一最佳实施例,此集成电路封装用基板至少包含具有相对于 顶表面与底表面的夹层电路板，并且夹层电路板具有至少一导通孔；位于顶表 面上的第一金属图案层；位于底表面上的第二金属图案层；位于导通孔中的金 属层，其中金属层电性连接第一金属图案层与第二金属图案层；位于第二金属 图案层上的导电层；位于导电层与第一金属图案层上的保护层；以及位于夹层 电路板上的防焊层。应上述集成电路封装用基板的制造方法，由于是通过一次线路微影蚀刻 步骤就先将夹层电路板的顶表面与底表面上的线路图案与接垫制作完成，并且 利用导电层来电性连接底表面上的线路图案与接垫，之后才进行电镀制程，如 此电镀所需的电流就可经由导电层与导通孔内的金属层传送至夹层电路板顶 表面上的接垫，所以本发明可同时使得夹层电路板的顶表面与底表面上的接垫 都电镀上所需的保护层。因此本发明与其它现有选择性镀金制程相比，本发明 所揭露的制造方法不仅可减少线路微影蚀刻步骤的次数，解决产品良率下降的 问题，更可大幅降低制造的时间及成本。本发明之目的特征及优点将以实施例结合附图进行详细说明。
图1A至图1G为现有技术PBGA基板上选择性镀金的制造方法的流程剖 面图；图2A至图2F为本发明较佳实施例的集成电路封装用繊的制作、繊剖面图； 图3为本发明另一较佳实施例的集成电路封装用魏的剖面图。
具体实施方式
请参阅图2A至图2F，为本发明一较佳实施例的集成电路封装用基板的制 作流程剖面图。首先，如图2A所示，提供一夹层电路板200，夹层电路板200 可为多层电路板，可以理解的是，此夹层电路板200尚未披覆防焊层，并且此 夹层电路板200可以用来制作PBGA基板、CBGA基板、FCBGA基板、TBGA 基板或CDPBGA基板，其中夹层电路板200上具有一顶表面202以及与顶表 面202对应的一底表面204，且夹层电路板200中具有导通孔200a。接着，在 夹层电路板200上形成一金属层210，其中金属层210包含位于顶表面202上 的第一金属层212、位于底表面204上的第二金属层214以及位于导通孔200a 内的第三金属层216，其中第一金属层212、第二金属层214与第三金属层216 形成电性连接。在本实施例中，形成此金属层210的方法先使用铜箔压合的方 式形成第一金属层212与第二金属层214，然后利用镀导通孔(PTH)的方式 形成第三金属层216，但不限于此，也可以利用全板电镀夹层电路板200的方 式形成第一金属层212、第二金属层214与第三金属层216。此外，在本实施 例中，金属层210的材质为铜。然后，如图2B所示，进行微影蚀刻步骤，将 第一金属层212与第二金属层214图案化以形成线路图案212a、 214a和接垫 212b、 214b。在本实施例中，线路图案212a、 214a与接垫212b、 214b的厚度 大约介于20um至25ym之间。接着，如图2C所示，在底表面204上形成 一导电层220，以使线路图案214a与接垫214b之间构成电性连接。另一种选 择是，导电层220除了形成在底表面204上外，也可以同时形成在顶表面202 上。在本实施例中，导电层220的材质为铜，且形成导电层220的方法为溅镀 法(Sputter)，但不限于此，其它材质(例如铝)与形成方法(例如无电解电 镀法)也可以使用，值得一提的是，此导电层220的厚度很薄，大约介于0.2um至0.5ym之间。然后，在顶表面202与底表面204上形成电镀阻层图案 230，以露出位于顶表面202上的接垫212b以及底表面204的接垫214b，如 图2C所示。其中形成此电镀阻层图案230的步骤包含在夹层电路板200上涂 布一层电镀阻层(图未示)以及进行微影步骤，以形成电镀阻层图案230。接 着，进行电镀步骤，以在底表面204的接垫214b上电镀一层保护层240a，来 保护接垫214b免于氧化与增加后续的打线制程或凸块制程的良率。在本实施 例中，此保护层240a为一层镍/金层，但不限于此，其它不易氧化的材料也可 以使用。在此同时，导电层220也利用导通孔200a内的第三金属层216电性 导通至顶表面202上的接垫212b，以在接垫212b上电镀形成保护层240b, 此保护层240b为一层镍/金层，如此即可同时使顶表面202与底表面204上都 电镀上所需的保护层240a、 240b，如图2C所示。接着，如图2D所示，移除 电镀阻层图案230。之后，如图2E所示，进行微蚀刻(Microetching)步骤， 以移除底表面204上的导电层220,只留下位于保护层240a下的部分导电层 220，可以理解的是，由于导电层220的厚度(大约介于0.2um至0.5ixm之 间)相对于线路图案212a、 214a与接垫212b、 214b (大约介于介于20"m至 25Pm之间)来得薄，因此微蚀刻处理并不会影响线路图案212a、 214a与接 垫212b、 214b之厚度。值得一提的是，如果导电层220也有形成在顶表面202 上时，在此微蚀刻步骤中，也会同时移除顶表面202上的导电层220。接着， 如图2F所示，在顶表面202与底表面204上形成防焊层250，如此即完成本 发明的集成电路封装用基板。可以理解的是，本发明的集成电路封装用基板的 制造方法中仅使用 一次微影蚀刻步骤。请参照图2F，为依照本发明的制造方法所形成的集成电路封装用基板的 结构剖面图。本发明的集成电路封装用基板至少包含一夹层电路板200，其中 夹层电路板200具有一顶表面202以及与顶表面202对应的一底表面204，且 夹层电路板200具有至少一导通孔200a;位于顶表面202上的线路图案212a 与接垫212b (即第一金属图案层) ，位于底表面204上的线路图案214a与接 垫214b (即第二金属图案层)；位于导通孔200a内的第三金属层216，其中 第三金属层216电性连接第一金属图案层与第二金属图案层;位于第二金属图 案层上的导电层220;位于导电层220以及第一金属图案层上的保护层240a、 240b;以及位于夹层电路板200上的防焊层250。值得一提的是，如果采用另一种制造方法，即此导电层220除了形成在底表面204上外，也同时形成在顶 表面202上时，则可以得到本发明的另一种集成电路封装用基板，其详细结构 如图3所示，其与图2F所示的基板结构的差异，在于此导电层220位于第一 金属图案层以及第二金属图案层上，以及保护层240a、 240b位于导电层220上。简而言之，本发明的集成电路封装用基板的制造方法，特征在于通过一次 线路微影蚀刻步骤就直接先在夹层电路板的顶表面与底表面上分别形成线路 图案与接垫，并且利用一导电层来电性连接底表面上的线路图案与接垫，然后 利用此导电层与导通孔内的金属层电性连接到夹层电路板顶表面上的接垫，所 以当执行电镀制程时，电流就可经由导电层与导通孔内的金属层传送至夹层电 路板顶表面上的接垫，如此一来，即可同时使夹层电路板的顶表面与底表面上 都电镀上所需的保护层。因此，本发明的制程方法可减少现有技术线路微影蚀 刻步骤的次数，因此可以解决线路微影蚀刻步骤所导致的产品良率下降的问 题。此外，在本发明的集成电路封装用基板的制造方法中，并不需要额外使用 到另一种现有的选择性镀金制程中的电镀导线，因此可增加PBGA基板的可 供布设线路的面积，而且PBGA基板在高频使用时，因为没有多余的电镀导 线，因此可有效防止噪声问题的产生。由上述本发明较佳实施例可知，应用本发明的集成电路封装用基板的制造 方法，优点在于可一次将夹层电路板的顶表面与底表面上的线路图案与接垫制 作完成，之后才进行选择性电镀保护层，所以本发明的制造方法中的线路微影 蚀刻步骤比现有技术少。另外，由于本发明的选择性电镀保护层的方法不需要 额外布设电镀导线，因此利用本发明的方法所制造的基板不仅可供布设线路的 面积较大，而且基板在高频使用时，也不容易有噪声的问题产生。因此，与现 有技术相比，本发明的选择性电镀保护层的方法不仅解决了现有技术的线路微 影蚀刻步骤次数过多、布设线路的面积较小与容易有噪声的问题，更能大幅提 高产品质量及制程良率，进而降低制造的时间和成本。以上所述仅为本发明其中的较佳实施例而已，并非用来限定本发明的实施 范围；即凡依本发明权利要求所作的均等变化与修饰，皆为本发明专利范围所 涵盖。
权利要求
1、 一种集成电路封装用基板，其特征在于至少包括一夹层电路板，该夹层电路板具有一顶表面以及与该顶表面对应的一底 表面，且该夹层电路板具有至少一导通孔； 一第一金属图案层，位于该顶表面上； 一第二金属图案层，位于该底表面上；一金属层，位于该导通孔中，该金属层电性连接该第一金属图案层与该 第二金属图案层；一导电层，位于该第二金属图案层上；以及 一保护层，位于该导电层以及该第一金属图案层上。
2、 如权利要求1所述的集成电路封装用基板，其特征在于，该导电层 亦位于该第一金属图案层上.
3、 如权利要求1或2所述的集成电路封装用基板，其特征在于，至少 包含一位于该夹层电路板上的防焊层。
4、 如权利要求1或2所述的集成电路封装用基板，其特征在于，其中 该导电层之材质系为铜。
5、 如权利要求1或2所述的集成电路封装用基板，其特征在于，其中 该导电层之厚度系实质介于0.2 ix m至0.5 n m之间。
6、 如权利要求1或2所述的集成电路封装用基板，其特征在于，该保 护层为一镍或金层。
7、 一种集成电路封装用基板的制造方法，其特征在于至少包括 提供一夹层电路板，该夹层电路板具有一顶表面以及与该顶表面对应的一底表面，该夹层电路板具有至少一导通孔；在该夹层电路板上形成一金属层，该金属层包含位于该顶表面上的一第 一金属层、位于该底表面上的--第二金属层以及位于该导通孔内的一第三金 属层，该第一金属层、该第二金属层与该第三金属层形成电性连接；进行一微影蚀刻步骤，将该第一金属层图案化以形成一第一线路图案与 一第一接垫，将该第二金属层图案化以形成一第二线路图案与一第二接垫；在该底表面上形成一导电层，该导电层电性连接该第二线路图案与该第二接垫；在该夹层电路板上形成一电镀阻层图案，并露出位于该顶表面上的该第 一接垫以及位于该底表面上的该第二接垫；进行一电镀步骤，以在该第一接垫以及该第二接垫上形成一保护层； 移除该电镀阻层图案；以及进行一微蚀亥U(Micro etching)步骤，以移除该导电层。
8. 如权利要求7所述的集成电路封装用基板的制造方法，其特征在于， 在该底表面上形成该导电层的步骤中至少包含在该顶表面上形成该导电层。
9. 如权利要求7或8所述的集成电路封装用基板的制造方法，其特征在 于，形成该导电层的方法为溅镀法(Sputter)或无电解电镀法。
10. 如权利要求7所述的集成电路封装用基板的制造方法，其特征在于， 该保护层为一镍或金层。
全文摘要
一种集成电路封装用基板，至少包含具有相对的顶表面与底表面的夹层电路板，其中夹层电路板具有至少一导通孔；位于顶表面上的第一金属图案层；位于底表面上的第二金属图案层；位于导通孔中的金属层，其中金属层电性连接第一金属图案层与第二金属图案层；位于第二金属图案层上的导电层；位于导电层与第一金属图案层上的保护层；以及位于夹层电路板上的防焊层。并揭露此集成电路封装用基板的制造方法。
文档编号H01L23/48GK101145552SQ20061012754
公开日2008年3月19日 申请日期2006年9月12日 优先权日2006年9月12日
发明者曾奇照 申请人:日月光半导体制造股份有限公司