专利名称：立体式封装结构及其制造方法
技术领域：
本发明涉及一种封装结构及其制造方法，特别是一种立体式封装结构及 其制造方法。背彔技术参考图1，为美国第US4，499，655号专利所揭示的立体式封装结构在回 焊前的示意图。立体式封装结构1包括第一单元10及第二单元20。第一单 元10包括第一半导性本体11、至少一个第一孔12、第一导电层(conductive layer)13及第一焊料(solder)14。第一半导性本体11具有第一表面111和第二 表面112,第一表面111具有至少一个第一焊垫(图未示)及第一保护层 (protection layer)l 13，第一保护层113暴露出第一焊垫。第一孔12贯穿第一 半导性本体11。第一导电层13位于第一孔12的侧壁上，并覆盖第一焊垫和 第一保护层113。第一焊料14位于第一孔12内，第一焊料14通过第一导电 层13电性连接第一焊垫。第一焊料14上端延伸至第一半导性本体11的第 一表面111的上方，其下端延伸至第一半导性本体11的第二表面112的下 方。第二单元20堆栈在该第一单元10上。第二单元20包括第二半导性本 体21、至少一个第二孔22、第二导电层23及第二焊料24。第二半导性本体 21具有第一表面2U及第二表面212，第一表面211具有至少一个第二焊垫 (图未示)及第二保护层213，第二保护层213暴露出第二焊垫。第二孔22贯 穿第二半导性本体21。第二导电层23位于第二孔22的侧壁上，且覆盖第二 焊垫和第二保护层213。第二焊料24位于第二孔22内，第二焊料24通过第 二导电层23电性连接第二焊垫。第二焊料24上端延伸至第二半导性本体21 的第一表面211的上方，其下端延伸至第二半导性本体21的第二表面212 的下方。第二焊料24的下端对准接触第一焊料14的上端，经过回焊(reflow) 后，使得第一单元10及第二单元20接合而成为立体式封装结构1，如图2 所示。在立体式封装结构1中，第一焊料14及第二焊料24的形成方式是将第 一半导性本体ii及第二半导性本体21置于焊料浴(solderbath)的上方，利用 毛细管现象使焊料进入第一孔12及第二孔22，而形成第一焊料14及第二焊 料24。立体式封装结构1的缺点如下，由于第一焊料14及第二焊料24是利用 毛细管现象形成，因此其上端及下端都是半圆球状(图1)，如此在第一单元 10及第二单元20对准接合时，会增加对准的困难，而且回焊(reflow)后第一 单元10及第二单元20间的接合并不稳固。此外，多余的半圆球状的焊料使 得第一单元10及第二单元20接合后无法有效地降低整体高度。因此，有必要提供一种创新且具有进步性的立体式封装结构及其制造方 法，以解决上述问题。发明内容本发明的目的在于提供一种立体式封装结构及其制造方法，以解决上述 现有技术之问题。为实现所述之目的，本发明包括以下步骤提供半导性本体(semiconductor body)，半导性本体具有第一表面及第二表面，第一表面具有 至少一个焊垫及一保护层(protection layer),保护层可暴露出焊垫；在半导性 本体的第一表面上形成至少一个盲孔；在盲孔的侧壁上形成绝缘层(isolation layer);形成导电层(conductive layer),导电层覆盖焊垫、保护层及绝缘层； 在导电层上形成一干膜(dryfilm)，干膜在盲孔的相对位置开设有开口；在盲 孔内填入焊料(solder);移除干膜；图案化导电层；移除半导性本体第二表面 的一部分及绝缘层的一部份，以暴露出导电层的一部分；堆栈复数个半导性 本体，且进行回焊(reflow);及切割堆栈后的半导性本体，以形成复数个立体 式封装结构。本发明的另一目的在于提供一种立体式封装结构，包括 一第一单 元，包括一第一半导性本体，具有一第一表面及一第二表面，第一表 面具有至少一第一焊垫及一第一保护层(protection layer),第一保护层暴 露出该第一焊垫；至少一第一孔，贯穿该第一半导性本体； 一第一绝缘 层(isolation layer),位于该第一孔之侧壁上；一第一导电层(conductive layer),覆盖第一焊垫、部分第一保护层及第一绝缘层，第一导电层之下 端延伸至第一半导性本体之第二表面之下方；及一第一焊料，位于第一 孔内，第一焊料透过该第一导电层电气连接第一焊垫；及一第二单元， 堆栈于第一单元之上，第二单元包括 一第二半导性本体，具有一第一 表面及一第二表面，第一表面具有至少一第二焊垫及一第二保护层 (protection layer),第二保护层暴露出第二焊垫；至少一第二孔，贯穿第 二半导性本体 一第二绝缘层(isolation layer),位于第二孔之侧壁上；一 第二导电层(conductive layer),覆盖第二焊垫、部分第二保护层及第二绝 缘层，第二导电层之下端延伸至第二半导性本体之第二表面之下方，且 接触第一焊料之上端；及一第二焊料，位于该第二孔内，第二焊料透过 第二导电层电气连接第二焊垫。本发明提供之一种立体式封装结构及其制造方法，其导电层的下端外露 在该半导性本体的第二表面之下，因此在堆栈后的回焊制程中，导电层下端 可"插入"下方的半导性本体的焊料中，因而使得导电层与焊料的接合更为稳 固，且接合后立体式封装结构的整体高度可以有效地降低。本发明之目的特征及优点将以实施例结合附图进行详细说明。
图1为美国第US4,499，655号专利揭露的立体式封装结构在回悍前的示 意图。图2为美国第US4，499，655号专利揭露的立体式封装结构在回焊后的示 意图。图3为本发明立体式封装结构的制造方法的第一实施例的流程图。 图4节图17为本发明立体式封装结构的制造方法的第一实施例中各个 制程步骤的示意图。图18为本发明立体式封装结构的制造方法的第二实施例的流程图。图19至图21为本发明立体式封装结构的制造方法的第二实施例中部分 制程步骤的示意图。图22为本发明立体式封装结构的剖面图。
具体实施方式
参考图3,为本发明立体式封装结构的制造方法的第一实施例的流程示 意图。配合参考图4至图17，为本发明立体式封装结构的制造方法的第一实 施例中各个制程步骤示意图。首先，配合参考图3及图4，如步骤S301所示， 提供半导性本体(semiconductor body)31。半导性本体31可以是晶圆或是芯 片。半导性本体31具有第一表面311及第二表面312，第一表面311具有至 少一个焊垫32及保护层(protection layer)33，保护层33暴露出焊垫32。接着，配合参考图3及图5，如步骤S302所示，在半导性本体31的第 一表面311形成至少一个盲孔34。在本实施例中，盲孔34位于焊垫32的旁 边。然而，在其它应用中，盲孔34可贯穿焊垫32。接着，配合参考图3及图6，如步骤S303所示，在盲孔34的侧壁上形 成绝缘层(isolation layer)35。接着，配合参考图3及图7，如步骤S304所示，形成导电层(conductive layer)36,导电层36覆盖焊垫32、保护层33及绝缘层35。导电层36的材质 为钛、铜、铜/钛合金或其它金属。接着，配合参考图3及图8，如步骤S305所示，在导电层36上形成干 膜(dryfilm)37，干膜37在盲孔34的相对位置开设有开口 371。接着，配合参考图3及图9，如步骤S306所示，在盲孔34内填入焊料 (solder)38。在本实施例中，利用电镀方式(plating)将焊料38填入盲孔34内。 然而可以理解的是，也可以利用其它方式将焊料38填入盲孔34内。接着，配合参考图3及图10，如步骤S307所示，移除干膜37,且图案 化导电层36。接着，配合参考图3及图11，较佳地如步骤S308所示，在导电层36 上形成钝化层(passivationlayer)39，以保护图案化的导电层36。钝化层39可 以利用任何现有方式形成。此外，可以理解的是，本步骤为选择性步骤。接着，如步骤S309所示，移除半导性本体31第二表面312的一部分及 绝缘层35的一部份，以暴露出导电层36的一部分。参考图12，在本实施例
中，先以背面研磨(backside grinding)的方式研磨半导性本体31的第二表面 312，直到第二表面312与绝缘层35的下端切齐，即绝缘层35的下端显露 出第二表面312。接着，再蚀刻半导性本体31的第二表面312及绝缘层35 的下端，以暴露出导电层36的下端，此时导电层36的下端延伸至半导性本 体31的第二表面312的下方，如图13所示。然而可以理解的是，在其它应 用中，可以不使用背面研磨的方式，而直接以蚀刻方式加工半导性本体31 的第二表面312,以暴露出导电层36的下端。接着，配合参考图3及图14，较佳地如步骤S310所示，在导电层36 的下端形成阻绝层(barrier layer)40，阻绝层40覆盖暴露的导电层36的下端。 阻绝层40可以是镍、铬、铬/铜合金或其它金属。可以理解的是，本步骤为 选择性步骤。此外，较佳地，阻绝层40或导电层36的下方进一步形成下焊 料41，下焊料41附着在阻绝层40或暴露的导电层36下端。可以理解的是， 本步骤也是选择性步骤。接着，配合参考图3及图15,如步骤S311所示，堆栈复数个半导性本 体31，其中上下两个半导性本体31的导电层36和焊料38互相对准。接着，配合参考图3及图16，如步骤S312所示，进行回焊(reflow)制程， 使得半导性本体31透过导电层36及焊料38的熔接而接合在一起。最后，配合参考图3及图17，如步骤S313所示，切割堆栈后的半导性 本体31,以形成复数个立体式封装结构42。较佳地，如步骤S314所示，在 立体式封装结构42的下方形成至少一个焊球43，焊球43位于最下方的半导 性本体31内的导电层36的下端。可以理解的是，本步骤为选择性步骤。参考图18，显示本发明立体式封装结构的制造方法的第二实施例的流程 示意图。本实施例的步骤S401至S410与第-实施例的步骤S301至S310完 全相同。本实施例与第一实施例不同之处如下，本实施例的步骤S411中切 割半导性本体31，以形成复数个单元44、45，如图19所示。接着，步骤S412 中堆栈单元44、 45，其中上下两个半导性本体31的导电层36及焊料38互 相对准，如图20所示。最后，步骤S413为进行回焊(reflow)，以形成复数个 立体式封装结构42，如图21所示。本实施例所制得的立体式封装结构42(图 21)与第一实施例所制得的立体式封装结构42(图17)完全相同。较佳地，步骤S414在立体式封装结构42的下方形成至少一个焊球43，
焊球43位于最下方的半导性本体31内的导电层36的下端。可以理解的是， 本步骤为选择性步骤。参考图22,显示本发明立体式封装结构的剖面图。本图的立体式封装结 构5与图17及图21所示的立体式封装结构42完全相同，但是为了便于说 明，相同的组件赋予不同的标号。立体式封装结构5包括第一单元50及第 二单元60。第一单元50包括第一半导性本体51、至少一个第一孔52、第一 绝缘层(isolation layer)53 、第一导电层(conductive layer)54及第一焊料55 。第一半导性本体51为晶圆或芯片，其具有第一表面511及第二表面512， 第一表面511具有至少一个第一焊垫513及第一保护层514，第一保护层514 暴露出第一焊垫513。第一孔52贯穿第一半导性本体51，在本实施例中， 第一孔52位于第一焊垫513旁边。然而，在其它应用中，第一孔52可贯穿 第一焊垫513。第一绝缘层53位于第一孔52的侧壁上。第一导电层54覆盖第一焊垫 513、部分第一保护层514及第一绝缘层53，第一导电层54的下端延伸至第 一半导性本体51的第二表面512的下方。较佳地，第一单元50进一步包括 第一阻绝层(bairierlayer)(图未示)，覆盖第一导电层54的下端。第一焊料55位于第一孔52内，第一焊料55通过第一导电层54电性连 接第一焊垫513。较佳地，第一导电层54上方进一步包括钝化层(p鹏ivation layer)(图未示)覆盖第一导电层54，以保护第一导电层54。第二单元60堆栈在该第一单元50之上。第二单元60包括第二半导性 本体61、至少一个第二孔62、第二绝缘层(isolation layer)63、第二导电层 (conductivelayer)64及第二焊料65。第二半导性本体61为晶圆或芯片，其具 有第一表面611及第二表面612，第一表面611具有至少-个第二焊垫613 及第二保护层(protectionlayer)614，第二保护层614暴露出第二焊垫613。第 二孔62贯穿第二半导性本体61，在本实施例中，第二孔62位于第二焊垫 613的旁边。然而，在其它应用中，第二孔62可贯穿第二焊垫613。第二绝缘层63位于第二孔62的侧壁上。第二导电层64覆盖第二焊垫 613、部分第二保护层614及第二绝缘层63，第二导电层64的下端延伸至第 二半导性本体61的第二表面612的下方，并接触第一焊料55的上端。较佳 地，第二单元60进--步包括第二阻绝层(图未示)覆盖第二导电层64的下端。
第二焊料65位于第二孔62内，第二焊料65通过第二导电层64电性连 接第二焊垫613。较佳地，第二导电层64上方进一步包括钝化层(图未示)， 覆盖第二导电层64以保护第二导电层64。较佳地，立体式封装结构5进一步包括至少一个焊球43，位于第一导电 层54的下端。在立体式封装结构5中，由于第二导电层64的下端外露在第二单元60 的第二表面612之下，因此在回焊的制程中，第二导电层64的下端可"插入 "第一彈料55中，因而使得第二导电层64与第一焊料55的接合更为稳固。 此外，第一孔52及第二孔62可以设计成如图中所示的锥状，而更增加上述 的接合效果。另外，由于第二导电层64的下端"插入"第一焊料55中，因此 接合后立体式封装结构5的整体高度可以有效地降低。以上所述仅为本发明其中的较佳实施例而已，并非用来限定本发明的实 施范围；即凡依本发明权利要求所作的均等变化与修饰，皆为本发明专利范 围所涵盖。
权利要求
1、 一种立体式封装结构的制造方法，其特征在于包括以下步骤(a) 提供一半导性本体(semiconductor body),该半导性本体具有一第一表面及一第二表面，该第一表面具有至少一个焊垫及一保护层 (protection layer),该保护层暴露出该焊垫；(b) 在该半导性本体的第一表面形成至少一个盲孔；(c) 在该盲孔的侧壁上形成一绝缘层(isolation layer);(d) 形成一导电层(conductive layer),该导电层覆盖该焊垫、该保护层 及该绝缘层；(e) 在该导电层上形成一干膜(dry film),该干膜和该盲孔的相对位置 开设有开口；(f) 在该盲孔内填入一焊料(solder);(g) 移除该干膜；(h) 图案化该导电层；(i) 移除该半导性本体第二表面的一部分及该绝缘层的一部份，以暴 露出该导电层的一部分；(j)堆栈复数个该半导性本体，并且进行回焊(reflow);及 (k)切割该堆栈后的半导性本体，以形成复数个立体式封装结构。
2、 如权利要求1所述的立体式封装结构的制造方法，其特征在于该 半导性本体为一晶圆或一芯片。
3、 如权利要求1所述的立体式封装结构的制造方法，其特征在于该 盲孔贯穿该焊垫。
4、 如权利要求1所述的立体式封装结构的制造方法，其特征在于该 步骤(h)之后进一步包括在该导电层上形成一钝化层(passivation layer)以 保护该导电层。
5、 如权利要求1所述的立体式封装结构的制造方法，其特征在于该 步骤(i)包括(11) 研磨该半导性本体的第二表面；及(12) 蚀刻该半导性本体的第二表面及该绝缘层的--部份，以暴露出该 导电层的一部分。
6、 如权利要求1所述的立体式封装结构的制造方法，其特征在于该 步骤(i)之后进一步包括一形成一阻绝层(barrier layer)的步骤，该阻绝层覆 盖该暴露的导电层。
7、 如权利要求1所述的立体式封装结构的制造方法，其特征在于该 步骤(i)之后进一步包括一形成一下焊料的步骤，该下焊料连接该暴露的 导电层。
8、 一种立体式封装结构，包括一第一单元，包括一第一半导性本体，具有一第一表面及一第二表面，该第一表面具有至少一第一焊垫及一第一保护层(protection layer),该第一保护层暴露出该第一焊垫；至少一第一孔，贯穿该第一半导性本体； 一第一绝缘层(isolation layer),位于该第一孔之侧壁上； 一第一导电层(conductive layer),覆盖该第一焊垫、部分该第一保护层及该第一绝缘层，该第一导电层之下端延伸至该第一半导性本体之第二表面之下方；及一第一焊料，位于该第一孔内，该第一焊料透过该第一导电层电气连接该第一焊垫及一第二单元，堆栈于该第一单元之上，该第二单元包括 一第二半导性本体，具有一第一表面及一第二表面，该第一表面具有至少一第二焊垫及一第二保护层(protection layer),该第二保护层暴露出该第二焊垫；至少一第二孔，贯穿该第二半导性本体；—第二绝缘层(isolation layer),位于该第二孔之侧壁上；一第二导电层(conductive layer),覆盖该第二焊垫、部分该第二保护层及该第二绝缘层，该第二导电层之下端延伸至该第二半导性本体之第二表面之下方，且接触该第--焊料之上端；及一第二焊料，位于该第二孔内，该第二焊料透过该第二导电层电气连接该第二焊垫。
9、 如权利要求8所述的立体式封装结构，其特征在于该半导性本体 为一晶圆或一芯片。
10、 如权利要求8所述的立体式封装结构，其特征在于其中该第一 孔系贯穿该第一焊垫或该第二孔系贯穿该第二焊垫中的至少竹。
全文摘要
一种立体式封装结构及其制造方法，制造方法包括以下步骤(a)提供一半导性本体；(b)在半导性本体上形成至少一个盲孔；(c)在盲孔的侧壁上形成一绝缘层；(d)在绝缘层上形成一导电层；(e)在导电层上形成一干膜；(f)在盲孔内填入焊料；(g)移除干膜；(h)图案化导电层；(i)移除半导性本体下表面的一部分及绝缘层的一部分，以暴露出导电层的一部分；(j)堆栈复数个半导性本体，并进行回焊；及(k)切割堆栈后的半导性本体，以形成复数个立体式封装结构。由此，导电层的下端是“插入”下方的半导性本体的焊料中，因而使得导电层与焊料的接合更为稳固，且接合后的立体式封装结构的整体高度可以有效地降低。
文档编号H01L21/02GK101145531SQ20061012754
公开日2008年3月19日 申请日期2006年9月12日 优先权日2006年9月12日
发明者余国龙, 林千琪, 王维中, 罗健文, 苏清辉, 郑博仁, 黄敏龙 申请人:日月光半导体制造股份有限公司