专利名称：半导体装置及其制造方法
技术领域：
本发明涉及在维持耐压特性的同时缩小装置尺寸的半导体装置及其制造方法。
背景技术：
作为现有半导体装置的一例已知下面的NPN晶体管131的结构。如图17所示，是在P型半导体衬底132上形成有N型的外延层133。在外延层133上形成从衬底132表面向上下方向(深度方向)扩散的P型埋入扩散层134、135和从外延层133表面扩散的P型扩散层136、137。外延层133通过连结P型埋入扩散层134、135和P型扩散层136、137而成的分离区域138、139而被划分成多个元件形成区域。在元件形成区域之一上例如形成了NPN晶体管131。NPN晶体管131主要是由作为集电极区域使用的N型埋入扩散层140和N型扩散层141、作为基极区域使用的P型扩散层142以及作为发射极区域使用N型扩散层143形成(例如参照专利文献1)。
专利文献1日本专利特开平9-283646号公报(第3～4、6页，第1、5～7图)。
如上所述，现有的半导体装置是在半导体衬底132上形成外延层133。并在通过分离区域138、139划分的外延层133上形成NPN晶体管131。外延层133是N型低杂质浓度区域。根据该结构，由于P型埋入扩散层134与P型扩散层142的形成区域错开而使两扩散层134、142之间的间隔距离L3变短且耗尽层扩展的区域变狭窄。NPN晶体管131中存在基极区域-分离区域之间容易短路，难于得到所希望的耐压特性的问题。且由于间隔距离L3的偏差而有NPN晶体管131的耐压特性不稳定的问题。
在现有的半导体装置中是考虑NPN晶体管131等的耐压来决定外延层133的膜厚度的。例如在把功率用半导体元件和控制用半导体元件在同一个半导体衬底132上形成为一体时，是根据功率用半导体元件的耐压特性来决定外延层133的膜厚度。构成分离区域138、139的P型埋入扩散层134、135是从衬底132表面向外延层133爬升(這い上がる)。另一方面构成分离区域138、139的P型扩散层136、137是从外延层133表面下降(這い下がる)。根据该结构，P型埋入扩散层134、135对应于其爬升幅度其横向的扩散宽度W4、W5也变宽。而为了实现NPN晶体管131的所希望的耐压，就需要P型扩散层142与分离区域138的P型埋入扩散层134的间隔距离L3是规定距离以上。因此由于P型埋入扩散层134、135的横向扩散宽度W4、W5变宽而存在难于缩小NPN晶体管131装置尺寸的问题。
发明内容
本发明是鉴于上述各情况而作出的，本发明的半导体装置包括一导电型的半导体衬底、所述半导体衬底上形成的逆导电型外延层、把所述外延层划分成多个元件形成区域的一导电型分离区域、跨在所述半导体衬底和所述外延层上形成的逆导电型埋入扩散层、形成在所述外延层上作为集电极区域使用的逆导电型第一扩散层、形成在所述外延层上作为基极区域使用的一导电型扩散层、形成在所述一导电型扩散层上作为发射极区域使用的逆导电型第二扩散层，且所述外延层上在所述分离区域与所述一导电型扩散层之间形成有逆导电型的第三扩散层。因此，本发明是在作为基极区域的一导电型扩散层与一导电型分离区域之间形成了逆导电型的扩散层。根据该结构能提高逆导电型杂质的浓度，使基极区域-分离区域之间难以短路而提高耐压特性。
本发明的半导体装置中所述一导电型扩散层被所述逆导电型第一扩散层和所述逆导电型第三扩散层所包围。因此本发明中逆导电型的扩散层把作为基极区域的一导电型扩散层的周围包围。根据该结构，使基极区域-分离区域之间难以短路而提高耐压特性。
本发明的半导体装置包括一导电型的半导体衬底、所述半导体衬底上形成的逆导电型第一外延层、所述第一外延层上形成的逆导电型第二外延层、把所述第一和第二外延层划分成多个元件形成区域的一导电型分离区域、跨在所述半导体衬底和所述第一外延层上形成的逆导电型第一埋入扩散层、形成在所述第二外延层上作为集电极区域使用的逆导电型第一扩散层、形成在所述第二外延层上作为基极区域使用的一导电型第一扩散层、形成在所述一导电型的第一扩散层上作为发射极区域使用的逆导电型第二扩散层，且跨在所述第一外延层和所述第二外延层上形成有逆导电型的第二埋入扩散层，在所述第二外延层上形成有逆导电型的第三扩散层，所述逆导电型的第二埋入扩散层和所述逆导电型的第三扩散层相连结配置在所述分离区域与所述一导电型第一扩散层之间。因此本发明是在衬底上层积了两层外延层的结构，在作为基极区域的一导电型扩散层与一导电型分离区域之间形成了逆导电型的扩散层。根据该结构，使基极区域-分离区域之间难以短路而提高耐压特性。
本发明的半导体装置中具有构成所述分离区域且是从所述第一外延层表面形成并与所述半导体衬底连结的一导电型埋入扩散层，和构成所述分离区域且是从所述第二外延层表面形成并与所述一导电型埋入扩散层连结的一导电型第二扩散层。因此，本发明能抑制构成分离区域的一导电型埋入扩散层的横向的扩散而缩小装置尺寸。
本发明半导体装置的制造方法包括准备一导电型半导体衬底的工序、在所述半导体衬底上形成逆导电型第一埋入扩散层和逆导电型第二埋入扩散层的工序、在所述半导体衬底上形成一导电型埋入扩散层的工序、在所述半导体衬底上形成逆导电型外延层的工序、在所述外延层上形成作为集电极区域使用的逆导电型第一扩散层的工序、在所述外延层上形成作为基极区域使用的一导电型第一扩散层的工序、在所述一导电型第一扩散层上形成作为发射极区域使用的逆导电型第二扩散层的工序、通过同一离子注入工序而在所述外延层上形成配置在所述一导电型埋入扩散层与所述一导电型第一扩散层之间的逆导电型第三扩散层和作为背栅极区域使用的逆导电型第四扩散层的工序、在所述逆导电型第四扩散层上形成作为源极区域使用的一导电型第二扩散层和作为漏极区域使用的一导电型第三扩散层的工序。因此，本发明在同一工序中形成了提高耐压特性的逆导电型第三扩散层和作为背栅极区域使用的逆导电型第四扩散层。根据该制造方法能减少掩膜张数，抑制制造成本。
本发明半导体装置的制造方法包括准备一导电型半导体衬底且在所述半导体衬底上形成逆导电型第一埋入扩散层和逆导电型第二埋入扩散层后在所述半导体衬底上形成逆导电型第一外延层的工序、在所述第一外延层上形成逆导电型第三埋入扩散层的工序、向所述第一外延层的希望区域内离子注入一导电型的杂质后在所述第一外延层上形成逆导电型的第二外延层并跨在所述第一和第二外延层上形成一导电型埋入扩散层的工序、在所述第二外延层上形成作为集电极区域使用的逆导电型第一扩散层的工序、在所述第二外延层上形成作为基极区域使用的一导电型第一扩散层的工序、在所述一导电型第一扩散层上形成作为发射极区域使用的逆导电型第二扩散层的工序、在所述第二外延层上形成与所述一导电型埋入扩散层连结的一导电型第二扩散层的工序、通过同一离子注入工序而在所述第二外延层上形成配置在所述一导电型第一扩散层与所述一导电型第二扩散层之间的逆导电型第三扩散层和作为背栅极区域使用的逆导电型第四扩散层的工序、在所述逆导电型第四扩散层上形成作为源极区域使用的一导电型第三扩散层和作为漏极区域使用的一导电型第四扩散层的工序。因此，本发明即使是在衬底上层积了两层外延层的结构，但通过在共用工序中形成了提高耐压特性的逆导电型第三扩散层而也能减少掩膜张数，抑制制造成本。
本发明半导体装置的制造方法是在形成所述第二外延层后不进行用于扩散所述一导电型埋入扩散层的热扩散工序，而是进行用于形成所述一导电型第二扩散层的离子注入工序。因此，本发明能省略一导电型埋入扩散层专用的热扩散工序，能通过调整第一外延层的膜厚度来抑制一导电型埋入扩散层横向的扩散宽度。
本发明半导体装置的制造方法是在所述第二外延层上形成LOCOS氧化膜后，从所述LOCOS氧化膜上离子注入形成所述一导电型第二扩散层的一导电型杂质。因此，本发明能减少一导电型第二扩散层形成区域中的晶体缺陷。
本发明是在NPN晶体管的基极区域与分离区域之间形成N型扩散层。根据该结构使基极区域-分离区域之间难于短路而能提高NPN晶体管的耐压特性。
本发明即使在衬底上层积了多层外延层，也是把N型扩散层形成在NPN晶体管的基极区域与分离区域之间。根据该结构使基极区域-分离区域之间难于短路而能提高NPN晶体管的耐压特性。
本发明是在衬底上形成了两层外延层。构成分离区域的埋入扩散层是从第一层的外延层表面扩散。根据该结构能使埋入扩散层横方向的扩散宽度变狭窄而缩小装置尺寸。
本发明是把提高NPN晶体管耐压特性的N型扩散层和P沟道型MOS晶体管的背栅极区域即N型扩散层在同一工序中形成。根据该制造方法能减少掩膜张数，能抑制制造成本。
本发明是从第一层的外延层表面来形成构成分离区域的埋入扩散层，而没有扩散该埋入扩散层的专用扩散工序。根据该制造方法能使埋入扩散层横向的扩散宽度变狭窄而缩小装置尺寸。
本发明是在形成LOCOS氧化膜后形成构成分离区域的扩散层。根据该制造方法能减少在所述扩散层形成区域表面及其近旁区域产生的晶体缺陷。
图1是说明本发明实施例半导体装置的剖面图；图2是说明本发明实施例半导体装置耐压特性的图；图3是说明本发明实施例半导体装置的剖面图；图4是说明本发明实施例半导体装置耐压特性的图；图5是说明本发明实施例半导体装置制造方法的剖面图；图6是说明本发明实施例半导体装置制造方法的剖面图；图7是说明本发明实施例半导体装置制造方法的剖面图；图8是说明本发明实施例半导体装置制造方法的剖面图；图9是说明本发明实施例半导体装置制造方法的剖面图；图10是说明本发明实施例半导体装置制造方法的剖面图；图11是说明本发明实施例半导体装置制造方法的剖面图；图12是说明本发明实施例半导体装置制造方法的剖面图；图13是说明本发明实施例半导体装置制造方法的剖面图；图14是说明本发明实施例半导体装置制造方法的剖面图；图15是说明本发明实施例半导体装置制造方法的剖面图；图16是说明本发明实施例半导体装置制造方法的剖面图；图17是说明现有实施例半导体装置的剖面图。
附图标记说明1 NPN晶体管2 P沟道型MOS晶体管3 分离区域
4 分离区域 5 分离区域 6 P型单晶硅衬底7 N型外延层12 N型扩散层64 N型埋入扩散层65 N型外延层具体实施方式
以下对于本发明一实施例的半导体装置参照图1～图2详细说明第一实施例。图1是用于说明本实施例半导体装置的剖面图。图2是用于说明本实施例半导体装置耐压特性的图。
如图1所示，在被分离区域3、4、5所划分的一个元件形成区域内形成有NPN晶体管1，在另一个元件形成区域内形成有P沟道型MOS(MetalOxide Semiconductor)晶体管2。且虽然未图示但在其他的元件形成区域内形成有N沟道型MOS晶体管和PNP晶体管等。
如图所示，NPN晶体管1主要包括P型单晶硅衬底6、N型外延层7、作为集电极区域使用的N型埋入扩散层8、作为集电极区域使用的N型扩散层9、作为基极区域使用的P型扩散层10、作为发射极区域使用的N型扩散层11和N型扩散层12。
N型外延层7是形成在P型单晶硅衬底6上。
N型埋入扩散层8是跨在衬底6和外延层7上形成的。
N型扩散层9形成在外延层7上。N型扩散层9与N型埋入扩散层8连结。且N型埋入扩散层8和N型扩散层9是作为NPN晶体管1的集电极区域使用。
P型扩散层10形成在外延层7上，是作为基极区域使用的。
N型扩散层11形成在P型扩散层10上，是作为发射极区域使用的。
N型扩散层12形成在外延层7上。N型扩散层12被配置在作为基极区域使用的P型扩散层10与分离区域3之间。如图所示，N型扩散层12是配置在P型扩散层10与分离区域3之间没有配置N型扩散层9的区域内。且N型扩散层9和N型扩散层12是配置成把P型扩散层10周围包围。N型扩散层12也可以是配置成一环状而把P型扩散层10周围包围。
LOCOS氧化膜13、14、15形成在外延层7上。LOCOS氧化膜13、14、15的平坦部其膜厚度例如是3000～10000左右。在LOCOS氧化膜13、15的下方形成有P型分离区域3、4。
绝缘层16形成在外延层7上面。绝缘层16是由NSG(NondopedSilicate Glass)膜和BPSG(Boron Phospho Silicate Glass)膜等形成的。且通过使用公知的光刻法技术，例如通过使用CHF3或CF4系气体的干蚀刻在绝缘层16上形成接触孔17、18、19。
接触孔17、18、19上有选择地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜20而形成发射极电极21、基极电极22和集电极电极23。
另一方面P沟道型MOS晶体管2主要包括P型单晶硅衬底6、N型外延层7、N型埋入扩散层24、作为背栅极区域使用的N型扩散层25、26、作为源极区域使用的P型扩散层27、29、作为漏极区域使用的P型扩散层28、30和栅极电极31。
N型外延层7是形成在P型单晶硅衬底6上。
N型埋入扩散层24是跨在衬底6和外延层7上形成的。
N型扩散层25形成在外延层7上且作为背栅极区域使用。N型扩散层25上以使其形成区域重叠的方式形成有N型扩散层26。N型扩散层26是作为背栅极的引出区域使用。
P型扩散层27、28形成在N型扩散层25上。P型扩散层27作为源极区域使用。P型扩散层28作为漏极区域使用。在P型扩散层27上形成有P型扩散层29，在P型扩散层28上形成有P型扩散层30。通过该结构则漏极区域成为DDD(Double Diffused Drain)结构。位于P型扩散层27、28之间的N型扩散层25作为沟道区域使用。在沟道区域上方的外延层7上面形成有栅极氧化膜32。
栅极电极31形成在栅极氧化膜32上面。栅极电极31例如由多晶硅膜和钨硅化物膜形成所希望的膜厚度。虽然未图示但在钨硅化物膜的上面形成有氧化硅膜。
LOCOS氧化膜15、33、34形成在外延层7上。
绝缘层16形成在外延层7上面。且通过使用公知的光刻技术，例如通过使用CHF3或CF4系气体的干蚀刻在绝缘层16上形成接触孔35、36、37。
接触孔35、36、37上有选择地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜38而形成漏极电极39、源极电极40和背栅极电极41。
如上所述，在作为基极区域使用的P型扩散层10与P型分离区域3之间配置了N型扩散层12。通过N型扩散层12的配置而提高了P型扩散层10与P型分离区域3之间外延层7的杂质浓度。根据该结构，对于从P型扩散层10与N型外延层7的PN结区域扩展的耗尽层，向N型外延层7侧扩展的耗尽层难于通过N型扩散层12来扩展。同样地，从P型分离区域3与N型外延层7的PN结区域扩展的耗尽层也难于通过N型扩散层12来扩展。这样通过由N型扩散层12来调整上述耗尽层的扩展就能使基极区域-分离区域之间难于短路而能提高NPN晶体管1的耐压特性。
图2中横轴表示基极区域(P型扩散层10)与分离区域3的间隔距离L1，纵轴表示NPN晶体管1的耐压特性。实线表示形成有N型扩散层12的结构，虚线表示没形成N型扩散层12的结构。间隔距离L1设定为影响NPN晶体管1耐压特性的P型扩散层10与P型分离区域3的距离。
如实线所示，在间隔距离L1到1.1(μm)左右为止是间隔距离L1越长则NPN晶体管1的耐压特性越提高。而在间隔距离L1到达1.1(μm)左右以后则NPN晶体管1的耐压就稳定在15.0(V)左右。即，在NPN晶体管1中通过N型扩散层12的形成而使间隔距离L1的影响变少，能使其耐压特性稳定。
另一方面如虚线所示，在没形成N型扩散层12时，则是间隔距离L1越长则NPN晶体管1的耐压特性越提高。但与实线的情况比较可知NPN晶体管1的耐压特性不稳定。特别是在间隔距离L1到2.0(μm)左右为止，由于间隔距离L1而使NPN晶体管1的耐压特性有大的变动，因此难于缩小NPN晶体管1的装置尺寸。
且本实施例中N型扩散层12的配置区域根据NPN晶体管1的耐压特性而能有各种装置变更。例如在P型扩散层10与P型分离区域3、4之间配置了N型扩散层9的区域内不一定必须配置N型扩散层12。且在通过P型扩散层10与P型分离区域3、4的间隔距离L1来确保所希望的耐压特性的区域内也不一定必须来配置N型扩散层12。即，至少在P型扩散层10与P型分离区域3、4之间没形成N型扩散层9且在P型扩散层10与P型分离区域3、4的间隔距离L1短的区域内配置N型扩散层12便可。本实施例说明了在衬底6上形成一层外延层7的情况，但并不限定于该情况。例如在衬底上层积多层外延层时也能通过在基极区域与分离区域之间形成N型扩散层而得到同样的效果。另外，在不脱离本发明要旨的范围内能有各种变更。
以下对于本发明一实施例的半导体装置参照图3～图4详细说明第二实施例。图3是用于说明本实施例半导体装置的剖面图。图4是用于说明本实施例半导体装置耐压特性的图。
如图3所示，在被分离区域53、54、55所划分的一个元件形成区域内形成有NPN晶体管51，在另一个元件形成区域内形成有P沟道型MOS晶体管52。且虽然未图示但在其他的元件形成区域内形成有N沟道型MOS晶体管和PNP晶体管等。
如图所示，NPN晶体管51主要包括P型单晶硅衬底56、N型外延层57、58、作为集电极区域使用的N型埋入扩散层59、60、作为集电极区域使用的N型扩散层61、作为基极区域使用的P型扩散层62、作为发射极区域使用的N型扩散层63、N型埋入扩散层64和N型扩散层65。
N型外延层57、58是形成在P型单晶硅衬底56上。即在衬底56上层积了两层外延层57、58。第一层的外延层57例如形成为其膜厚度是0.6～1.0(μm)左右。而第二层的外延层58例如形成为其膜厚度是1.0～1.5(μm)左右。
N型埋入扩散层59是跨在衬底56和第一层的外延层57上形成的。且N型埋入扩散层60是跨在第一层的外延层57和第二层的外延层58上形成的。N型埋入扩散层60与N型埋入扩散层59连结。
N型扩散层61形成在第二层的外延层58上。N型扩散层61与N型埋入扩散层60连结。且N型埋入扩散层59、60和N型扩散层61是作为NPN晶体管51的集电极区域使用。
P型扩散层62形成在第二层的外延层58上，是作为基极区域使用的。
N型扩散层63形成在P型扩散层62上，是作为发射极区域使用的。
N型埋入扩散层64是跨在第一层的外延层57和第二层的外延层58上形成的。N型埋入扩散层64是配置P型扩散层62与分离区域53之间没有配置N型埋入扩散层60的区域。
N型扩散层65形成在第二层的外延层58上。N型扩散层65被配置在P型扩散层62与分离区域53之间没有配置N型扩散层61的区域内。N型扩散层65与N型埋入扩散层64连结。且N型扩散层65和N型扩散层61是配置成把P型扩散层62周围包围。N型扩散层65和N型埋入扩散层64也可以是配置成一环状而把P型扩散层62周围包围。
LOCOS氧化膜66、67、68形成在第二层的外延层58上。LOCOS氧化膜66、67、68的平坦部其膜厚度例如是3000～10000左右。在LOCOS氧化膜66、68的下方形成有P型分离区域53、54。
绝缘层69形成在第二层的外延层58上面。绝缘层69是由NSG(Nondoped Silicate Glass)膜和BPSG(Boron Phospho SilicateGlass)膜等形成的。且通过使用公知的光刻技术，例如通过使用CHF3或CF4系气体的干蚀刻在绝缘层69上形成接触孔70、71、72。
接触孔70、71、72上有选择地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜73而形成发射极电极74、基极电极75和集电极电极76。
另一方面P沟道型MOS晶体管52主要包括P型单晶硅衬底56、N型外延层57、58、N型埋入扩散层77、作为背栅极区域使用的N型扩散层78、79、作为源极区域使用的P型扩散层80、82、作为漏极区域使用的P型扩散层81、83和栅极电极84。
N型外延层57、58是形成在P型单晶硅衬底56上。
N型埋入扩散层77是跨在衬底56和第一层的外延层57上形成的。
N型扩散层78形成在第二层的外延层58上且作为背栅极区域使用。N型扩散层78上以使其形成区域重叠的方式形成有N型扩散层79。N型扩散层79是作为背栅极的引出区域使用。
P型扩散层80、81形成在N型扩散层78上。P型扩散层80作为源极区域使用。P型扩散层81作为漏极区域使用。P型扩散层80上形成有P型扩散层82，P型扩散层81上形成有P型扩散层83。通过该结构则漏极区域成为了DDD(Double Diffused Drain)结构。位于P型扩散层80、81之间的N型扩散层78作为沟道区域使用。在沟道区域上方的外延层58上面形成有栅极氧化膜85。
栅极电极84形成在栅极氧化膜85上面。栅极电极84例如由多晶硅膜和钨硅化物膜形成所希望的膜厚度。虽然未图示但在钨硅化物膜的上面形成有氧化硅膜。
LOCOS氧化膜68、86、87形成在第二层的外延层58上。
绝缘层59形成在第二层的外延层58上面。且通过使用公知的光刻技术，例如通过使用CHF3或CF4系气体的干蚀刻在绝缘层69上形成接触孔88、89、90。
接触孔88、89、90上有选择地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜91而形成漏极电极92、源极电极93和背栅极电极94。
如上所述，在作为基极区域使用的P型扩散层62与P型分离区域53之间配置了相连结的N型埋入扩散层64和N型扩散层65。通过N型埋入扩散层64和N型扩散层65的配置而提高了P型扩散层62与P型分离区域53之间外延层57、58的杂质浓度。根据该结构，对于从P型扩散层62与N型外延层58的PN结区域扩展的耗尽层，向N型外延层57、58侧扩展的耗尽层难于通过N型埋入扩散层64和N型扩散层65来扩展。同样地，从P型分离区域53与N型外延层57、58的PN结区域扩展的耗尽层也是难于通过N型埋入扩散层64和N型扩散层65来扩展。这样通过由N型埋入扩散层64和N型扩散层65来调整上述耗尽层的扩展就能使基极区域-分离区域之间难于短路而能提高NPN晶体管51的耐压特性。
图4中横轴表示基极区域(P型扩散层62)与分离区域53的间隔距离L2，纵轴表示NPN晶体管51的耐压特性。实线表示形成有N型埋入扩散层64和N型扩散层65的结构，虚线表示没形成N型埋入扩散层64和N型扩散层65的结构。间隔距离L2设定为影响NPN晶体管51耐压特性的P型扩散层62与P型分离区域53的距离。
如实线所示，在间隔距离L2到1.0(μm)左右为止是间隔距离L2越长则NPN晶体管51的耐压特性越提高。而在间隔距离L2到1.0(μm)左右以后，则NPN晶体管51的耐压就稳定在15.0(V)左右。即在NPN晶体管51中，通过N型埋入扩散层64和N型扩散层65的形成而使间隔距离L2的影响变少，能使其耐压特性稳定。
另一方面如虚线所示，在没形成N型埋入扩散层64和N型扩散层65时，则是间隔距离L2越长则NPN晶体管51的耐压特性越提高。但与实线的情况比较，则了解到NPN晶体管51的耐压特性不稳定。特别是在间隔距离L2到2.0(μm)左右之前，由于间隔距离L2而使NPN晶体管51的耐压特性有大的变动，因此难于缩小NPN晶体管51的装置尺寸。
且本实施例中分离区域53、54、55是连结从第一层的外延层57表面扩散的P型埋入扩散层95、96、97与从第二层的外延层58表面扩散的P型扩散层98、99、100而形成的。且P型埋入扩散层95、96、97与衬底56连结。
虽然外延层57、58的膜厚度是随NPN晶体管51的耐压特性不同而不同，在此，例如说明了合计为2.1(μm)的情况。把第一层外延层57的膜厚度设定为是0.6(μm)左右，把第二层外延层58的膜厚度设定为是1.5(μm)左右。这时P型埋入扩散层95、96、97是向外延层57侧爬升0.6(μm)左右。P型埋入扩散层95、96、97的横向扩散宽度W1、W2、W3是0.48(μm)左右。这是由于扩散层的横向扩散宽度虽然随外延层的晶体状态等不同而不同，但对于扩散层的爬升幅度(或是下降幅度)是约0.8倍的缘故。
另一方面如使用图17说明的那样，现有结构考虑的是在衬底132上堆积其膜厚度是2.1(μm)单层外延层133的情况。这时为了从衬底132表面扩散P型埋入扩散层134、135而使P型埋入扩散层134、135向外延层133侧爬升1.2(μm)左右。与上述情况相同，P型埋入扩散层134、135的横向扩散宽度W4、W5是0.96(μm)左右。
即，图3所示的P型埋入扩散层95、96、97通过从第一层外延层57的表面向上下方向(深度方向)扩散而能抑制其扩散宽度，使横向扩散宽度W1、W2、W3变窄。与现有结构同样地P型扩散层62与P型分离区域53的间隔距离L2需要根据NPN晶体管51的耐压特性而有一定的宽度。但通过把P型埋入扩散层95、96、97的横向扩散宽度W1、W2、W3变狭窄就能缩小NPN晶体管51的装置尺寸。且如上所述通过形成N型埋入扩散层64和N型扩散层65而能在维持耐压特性的同时缩短间隔距离L2，也能缩小NPN晶体管51的装置尺寸。
且本实施例中，N型埋入扩散层64和N型扩散层65的配置区域根据NPN晶体管51的耐压特性而能有各种装置变更。例如在P型扩散层62与P型分离区域53、54之间配置了N型埋入扩散层60和N型扩散层61的区域内不一定必须配置N型埋入扩散层64和N型扩散层65。且在通过P型扩散层62与P型分离区域53、54的间隔距离L2来确保所希望的耐压特性的区域内也不一定必须来配置N型埋入扩散层64和N型扩散层65。即，至少在P型扩散层62与P型分离区域53、54之间没形成N型扩散层且在P型扩散层62与P型分离区域53、54的间隔距离L2短的区域内配置N型埋入扩散层64和N型扩散层65便可。
本实施例说明了在衬底56上层积两层外延层57、58的情况，但并不限定于该情况。例如在衬底上层积三层以上多层外延层时也能通过在基极区域与分离区域之间形成N型扩散层而得到同样的效果。
如图3所示，虚线表示的是衬底56与第一层外延层57的分界区域。如上所述衬底56含有P型杂质，外延层57上形成有从衬底57爬上来的P型扩散区域。根据该结构，通过P型埋入扩散层95、96、97与上述的P型扩散区域的连结就能进一步抑制P型埋入扩散层95、96、97的横向扩散宽度W1、W2、W3。且能进一步缩小NPN晶体管51的装置尺寸。
本实施例说明了从第一层外延层57的表面扩散P型埋入扩散层95、96、97，从第二层外延层58的表面扩散P型扩散层98、99、100而形成分离区域53、54、55的情况，但并不限定于该情况。例如也可以进一步从衬底56的表面形成P型埋入扩散层，而通过P型埋入扩散层95、96、97和P型扩散层98、99、100来形成分离区域53、54、55。这时能进一步把P型埋入扩散层95、96、97的横向扩散宽度W1、W2、W3变狭窄。
下面对于本发明一实施例半导体装置的制造方法参照图5～图10来详细说明第三实施例。图5～图10是用于说明本实施例半导体装置制造方法的剖面图。
首先如图5所示准备P型单晶硅衬底6。在衬底6上形成氧化硅膜101，有选择地除去氧化硅膜101以在N型埋入扩散层8、24的形成区域上形成开口部。然后把氧化硅膜101作为掩膜使用而在衬底6的表面上通过旋转涂布法涂布含有N型杂质，例如锑(Sb)的浆液(液体ソ一ス)102。然后使锑(Sb)热扩散而形成N型埋入扩散层8、24后把氧化硅膜101和浆液102除去。
接着如图6所示，在衬底6上形成氧化硅膜103并在氧化硅膜103上形成光刻胶104。使用公知的光刻技术在P型埋入扩散层105、106、107形成区域的光刻胶104上形成开口部。然后从衬底6表面以加速电压180～200(keV)、注入量1.0×1012～1.0×1014(/cm2)来离子注入P型杂质例如硼(B)。
接着如图7所示，把衬底6配置在气相外延生长装置的基座上而在衬底6上形成N型外延层7。这时把外延层7形成为膜厚度是2.0～2.1(μm)左右。通过该外延层7形成工序的热处理而使所述P型埋入扩散层105、106、107进行热扩散。之后在外延层7上形成氧化硅膜108，在氧化硅膜108上形成光刻胶109。使用公知的光刻法技术在N型扩散层12、25形成区域的光刻胶109上形成开口部。然后从外延层7表面以加速电压70～90(keV)、注入量1.0×1011～1.0×1013(/cm2)来离子注入N型杂质例如磷(P)。然后把光刻胶109除去并进行热扩散，在形成了N型扩散层12、25之后把氧化硅膜108除去。
在此，本实施例是把NPN晶体管1的N型扩散层12和P沟道型MOS晶体管2的N型扩散层25以同一掩膜在同一离子注入工序中形成的。因此不增加掩膜张数而能提高NPN晶体管1的耐压特性。
接着如图8所示，在外延层7的希望区域上形成LOCOS氧化膜13、14、15、33、34。在外延层7上面形成作为栅极氧化膜32使用的氧化硅膜。在氧化硅膜上形成光刻胶110。并使用公知的光刻法技术在P型扩散层111、112、113形成区域的光刻胶110上形成开口部。然后从外延层7表面以加速电压150～170(keV)、注入量1.0×1012～1.0×1014(/cm2)来离子注入P型杂质例如硼(B)。然后把光刻胶110除去并进行热扩散，形成P型扩散层111、112、113。
在此是形成LOCOS氧化膜13、15、34后从LOCOS氧化膜13、15、34上离子注入硼(B)。根据该制造方法通过离子注入分子能级比较大的硼(B)而能防止从受到损伤的外延层7表面由于LOCOS氧化膜13、15、34形成时的热而引起产生晶体缺陷。
接着如图9所示，把N型扩散层9形成区域上具有开口部的光刻胶(未图示)作为掩膜例如通过离子注入法来形成N型扩散层9。且根据该N型扩散层9的形成深度在离子注入后也可以有扩散工序。且把P型扩散层10形成区域上具有开口部的光刻胶(未图示)作为掩膜例如通过离子注入法来形成P型扩散层10。在氧化硅膜32上例如顺次形成多晶硅膜和钨硅化物膜，并使用公知的光刻技术形成栅极电极31。然后在作为栅极氧化膜32使用的氧化硅膜上形成光刻胶114。并使用公知的光刻法技术在P型扩散层27、28形成区域的光刻胶114上形成开口部。然后从外延层7表面离子注入P型杂质例如硼(B)，形成P型扩散层27、28。这时通过把LOCOS氧化膜15、33和栅极电极31作为掩膜利用则能位置精度高地形成P型扩散层27、28。然后把光刻胶114除去。
接着如图10所示，使用公知的光刻技术形成P型扩散层29、30后形成N型扩散层11、26。
然后在外延层7上作为绝缘层16例如堆积NSG膜和BPSG膜等。并使用公知的光刻技术例如通过使用CHF3或CF4系气体的干蚀刻在绝缘层16上形成接触孔17、18、19、35、36、37。在接触孔17、18、19、35、36、37上有选择地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜而形成发射极电极21、基极电极22、集电极电极23、漏极电极39、源极电极40和背栅极电极41。
下面对于本发明一实施例半导体装置的制造方法参照图11～图16来详细说明第四实施例。图11～图16是用于说明本实施例半导体装置制造方法的剖面图。
首先如图11所示准备P型单晶硅衬底56。在衬底56上形成氧化硅膜115，有选择地除去氧化硅膜115以在N型埋入扩散层59、77的形成区域上形成开口部。然后把氧化硅膜115作为掩膜使用而在衬底56的表面上通过旋转涂布法涂布含有N型杂质，例如锑(Sb)的浆液116。然后使锑(Sb)热扩散而形成N型埋入扩散层59、77后，把氧化硅膜115和浆液116除去。
接着如图12所示，把衬底56配置在气相外延生长装置的基座上而在衬底56上形成N型外延层57。这时把外延层57形成为膜厚度是0.6～1.0(μm)左右。通过该外延层57形成工序的热处理而使所述N型埋入扩散层59、77进行热扩散。之后在外延层57上形成氧化硅膜117，把后述N型埋入扩散层60、64形成区域上具有开口部的光刻胶(未图示)作为掩膜例如通过离子注入法来形成N型埋入扩散层60、64。且该N型埋入扩散层60的形成工序也可以省略。
接着在氧化硅膜117上形成光刻胶118。使用公知的光刻法技术在P型埋入扩散层95、96、97形成区域的光刻胶118上形成开口部。然后从外延层57表面以加速电压180～200(keV)、注入量1.0×1012～1.0×1014(/cm2)来离子注入P型杂质例如硼(B)。且本实施例被离子注入的P型埋入扩散层95、96、97的杂质浓度峰值是位于距离所述外延层57表面大约0.2～0.3(μm)的深度处。且通过任意变更离子注入的加速电压而能任意调整该离子注入的杂质浓度峰值位置，通过该峰值位置而能调整P型埋入扩散层95、96、97的形成位置。进而不进行P型埋入扩散层95、96、97的热扩散把氧化硅膜117和光刻胶118除去。
接着如图13所示，把衬底56配置在气相外延生长装置的基座上而在外延层57上形成N型外延层58。这时把外延层58形成为膜厚度是1.0～1.5(μm)左右，使外延层57、58合计的膜厚度例如是2.0～2.1(μm)的左右。通过该外延层58形成工序的热处理而使所述P型埋入扩散层95、96、97进行热扩散。
然后在外延层58上形成氧化硅膜119并在氧化硅膜119上形成光刻胶120。使用公知的光刻技术在N型扩散层65、78形成区域上的光刻胶120上形成开口部。然后从外延层58表面以加速电压70～90(keV)、注入量1.0×1011～1.0×1013(/cm2)来离子注入N型杂质例如磷(P)。然后把光刻胶120除去并进行热扩散，在形成了N型扩散层65、78之后把氧化硅膜119除去(参照图14)。
在此，本实施例是把NPN晶体管51的N型扩散层65和P沟道型MOS晶体管52的N型扩散层78以同一掩膜在同一离子注入工序中形成的。因此不增加掩膜张数而能提高NPN晶体管51的耐压特性。
如图14所示，在外延层58的所希望区域上形成LOCOS氧化膜66、67、68、86、87。在外延层58上面形成作为栅极氧化膜85使用的氧化硅膜。在氧化硅膜上形成光刻胶121。并使用公知的光刻法技术在P型扩散层98、99、100形成区域上的光刻胶121上形成开口部。然后从外延层58表面以加速电压150～170(keV)、注入量1.0×1012～1.0×1014(/cm2)来离子注入P型杂质例如硼(B)。然后把光刻胶121除去并进行热扩散，形成P型扩散层98、99、100(参照图15)。
这时在形成外延层58后是不进行用于扩散P型埋入扩散层95、96、97的热扩散工序而形成P型扩散层98、99、100。该制造方法通过调整外延层57的膜厚度而能省略现有制造方法中所必须的用于扩散P型埋入扩散层95、96、97的热扩散工序。该制造方法与现有的制造方法比较则是对于P型埋入扩散层95、96、97能省略上述的一次热扩散工序。且能使P型埋入扩散层95、96、97的横向扩散宽度W1、W2、W3(参照图3)变狭窄，能缩小NPN晶体管51的装置尺寸。
且形成LOCOS氧化膜66、68、87后从LOCOS氧化膜66、68、87上离子注入硼(B)。根据该制造方法通过离子注入分子能级比较大的硼(B)而能防止从受到损伤的外延层58表面由于LOCOS氧化膜66、68、87形成时的热而引起产生晶体缺陷。
接着如图15所示，把N型扩散层61形成区域上具有开口部的光刻胶(未图示)作为掩膜，例如通过离子注入法来形成N型扩散层61。且根据该N型扩散层61的形成深度在离子注入后即使有扩散工序也可以。且把P型扩散层62形成区域上具有开口部的光刻胶(未图示)作为掩膜例如通过离子注入法来形成P型扩散层62。在氧化硅膜85上例如顺次形成多晶硅膜和钨硅化物膜，并使用公知的光刻技术形成栅极电极84。然后在作为栅极氧化膜85使用的氧化硅膜上形成光刻胶122。并使用公知的光刻法技术在P型扩散层80、81形成区域上的光刻胶122上形成开口部。然后从外延层58表面离子注入P型杂质例如硼(B)，形成P型扩散层80、81。这时通过把LOCOS氧化膜68、86和栅极电极84作为掩膜利用则能位置精度高地形成P型扩散层80、81。然后把光刻胶122除去。
接着如图16所示，使用公知的光刻技术形成P型扩散层82、83后形成N型扩散层63、79。
然后在外延层58上作为绝缘层69例如堆积NSG膜和BPSG膜等。并使用公知的光刻技术例如通过使用CHF3或CF4系气体的干蚀刻，在绝缘层69上形成接触孔70、71、72、88、89、90。在接触孔70、71、72、88、89、90上有选择地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜而形成发射极电极74、基极电极75、集电极电极76、漏极电极92、源极电极93和背栅极电极94。
本实施例说明了从第一层外延层57的表面扩散P型埋入扩散层95、96、97，从第二层外延层5 8的表面扩散P型扩散层98、99、100并形成分离区域53、54、55的情况，但并不限定于该情况。例如也可以进一步从衬底56的表面形成P型埋入扩散层，而通过P型埋入扩散层95、96、97和P型扩散层98、99、100来形成分离区域53、54、55。这时能进一步把P型埋入扩散层95、96、97的横向扩散宽度W1、W2、W3变狭窄。
本实施例说明了跨在衬底56和第一层外延层57上形成N型埋入扩散层59、77的情况，但并不限定于该情况。例如也可以在NPN晶体管51的形成区域中，跨在第一层的外延层57和第二层的外延层58上形成N型埋入扩散层并与N型埋入扩散层59连结。这时能降低NPN晶体管51的集电极电阻。另外在不脱离本发明要旨的范围内能进行各种变更。
权利要求
1.一种半导体装置，其特征在于，其包括一导电型的半导体衬底、所述半导体衬底上形成的逆导电型外延层、把所述外延层划分成多个元件形成区域的一导电型分离区域、跨在所述半导体衬底和所述外延层上形成的逆导电型埋入扩散层、形成在所述外延层上作为集电极区域使用的逆导电型第一扩散层、形成在所述外延层上作为基极区域使用的一导电型扩散层、形成在所述一导电型扩散层上作为发射极区域使用的逆导电型第二扩散层，且所述外延层上在所述分离区域与所述一导电型扩散层之间形成有逆导电型的第三扩散层。
2.如权利要求1所述的半导体装置，其特征在于，所述一导电型扩散层被所述逆导电型第一扩散层和所述逆导电型第三扩散层所包围。
3.一种半导体装置，其特征在于，其包括一导电型的半导体衬底、所述半导体衬底上形成的逆导电型第一外延层、所述第一外延层上形成的逆导电型第二外延层、把所述第一和第二外延层划分成多个元件形成区域的一导电型分离区域、跨在所述半导体衬底和所述第一外延层上形成的逆导电型第一埋入扩散层、形成在所述第二外延层上作为集电极区域使用的逆导电型第一扩散层、形成在所述第二外延层上作为基极区域使用的一导电型第一扩散层、形成在所述一导电型的第一扩散层上作为发射极区域使用的逆导电型第二扩散层，且跨在所述第一外延层和所述第二外延层上形成有逆导电型的第二埋入扩散层，在所述第二外延层上形成有逆导电型的第三扩散层，所述逆导电型的第二埋入扩散层和所述逆导电型的第三扩散层相连结配置在所述分离区域与所述一导电型第一扩散层之间。
4.如权利要求3所述的半导体装置，其特征在于，所述一导电型第一扩散层被所述逆导电型第一扩散层、所述逆导电型第三扩散层和所述逆导电型第二埋入扩散层所包围。
5.如权利要求4所述的半导体装置，其特征在于，其具有构成所述分离区域且是从所述第一外延层表面形成并与所述半导体衬底连结的一导电型埋入扩散层和构成所述分离区域且是从所述第二外延层表面形成并与所述一导电型埋入扩散层连结的一导电型第二扩散层。
6.一种半导体装置的制造方法，其特征在于，其包括准备一导电型半导体衬底的工序、在所述半导体衬底上形成逆导电型第一埋入扩散层和逆导电型第二埋入扩散层的工序、在所述半导体衬底上形成一导电型埋入扩散层的工序、在所述半导体衬底上形成逆导电型外延层的工序、在所述外延层上形成作为集电极区域使用的逆导电型第一扩散层的工序、在所述外延层上形成作为基极区域使用的一导电型第一扩散层的工序、在所述一导电型第一扩散层上形成作为发射极区域使用的逆导电型第二扩散层的工序、通过同一离子注入工序而在所述外延层上形成配置在所述一导电型埋入扩散层与所述一导电型第一扩散层之间的逆导电型第三扩散层和作为背栅极区域使用的逆导电型第四扩散层的工序、在所述逆导电型第四扩散层上形成作为源极区域使用的一导电型第二扩散层和作为漏极区域使用的一导电型第三扩散层的工序。
7.一种半导体装置的制造方法，其特征在于，其包括准备一导电型半导体衬底，且在所述半导体衬底上形成逆导电型第一埋入扩散层和逆导电型第二埋入扩散层后，在所述半导体衬底上形成逆导电型第一外延层的工序、在所述第一外延层上形成逆导电型第三埋入扩散层的工序、向所述第一外延层的希望区域内离子注入一导电型的杂质后，在所述第一外延层上形成逆导电型的第二外延层，并跨在所述第一和第二外延层上形成一导电型埋入扩散层的工序、在所述第二外延层上形成作为集电极区域使用的逆导电型第一扩散层的工序、在所述第二外延层上形成作为基极区域使用的一导电型第一扩散层的工序、在所述一导电型第一扩散层上形成作为发射极区域使用的逆导电型第二扩散层的工序、在所述第二外延层上形成与所述一导电型埋入扩散层连结的一导电型第二扩散层的工序、通过同一离子注入工序而在所述第二外延层上形成配置在所述一导电型第一扩散层与所述一导电型第二扩散层之间的逆导电型第三扩散层和作为背栅极区域使用的逆导电型第四扩散层的工序、在所述逆导电型第四扩散层上形成作为源极区域使用的一导电型第三扩散层和作为漏极区域使用的一导电型第四扩散层的工序。
8.如权利要求7所述的半导体装置制造方法，其特征在于，在形成所述第二外延层后不进行用于扩散所述一导电型埋入扩散层的热扩散工序，而是进行用于形成所述一导电型第二扩散层的离子注入工序。
9.如权利要求7所述的半导体装置制造方法，其特征在于，在所述第二外延层上形成LOCOS氧化膜后，从所述LOCOS氧化膜上离子注入形成所述一导电型第二扩散层的一导电型杂质。
全文摘要
本发明涉及一种半导体装置。本发明所要解决的课题是在现有半导体装置中由构成分离区域的P型埋入扩散层横向扩散宽度扩展等而引起的难于得到所希望的耐压特性的问题。解决课题的手段是，本发明的半导体装置在P型单晶硅衬底(6)上形成外延层(7)。在外延层(7)上形成分离区域(3)、(4)、(5)而划分成多个元件形成区域。在元件形成区域之一中，形成NPN晶体管(1)。且在作为NPN晶体管(1)的基极区域使用的P型扩散层(10)与P型分离区域(3)之间形成N型扩散层(12)。根据该结构能使基极区域－分离区域之间难于短路而提高NPN晶体管(1)的耐压特性。
文档编号H01L21/331GK1979890SQ20061016595
公开日2007年6月13日 申请日期2006年12月11日 优先权日2005年12月9日
发明者相马充, 畑博嗣, 赤石实 申请人:三洋电机株式会社