专利名称：高密度三维半导体晶片封装的制作方法
技术领域：
本发明的实施例涉及一种由以三维布置堆叠於衬底层上的多个半导体晶片形成 的半导体封装。
背景技术：
对便携式消费者电子装置的需求的强劲增长正在推动着对高容量存储装置的需 要。非易失性半导体存储器装置，例如快闪存储器存储卡，正变得广泛地用于满足对 数字信息存储及交换的不断增长的需求。其便携性、通用性及坚固的设计，连同其较 高的可靠性及大容量，使得此类存储器装置成为用于各种电子装置的理想选择。例如，所述装置包含数码音乐播放器、蜂窝式电话、手持pc、数码相机、数码视频摄录机、智能电话、汽车导航系统及电子书。快闪存储器存储卡采用许多不同配置，但一般包含容纳于标准大小及形状外壳内的半导体封装。所述标准外壳包含SD(安全数字)卡、小型快闪、智能媒体、微型SD 卡、MMC、 xD卡、Transflash存储器卡或存储器棒。用于此类存储器装置的半导体封 装包含集成电路，其通常具有无源组件、 一个或一个以上存储器芯片且在某些配置中 具有安装于衬底上并电连接到衬底的控制器芯片。其上可形成有集成电路的衬底包含 印刷电路板、引线框架及聚酰亚胺巻带。 一旦形成于衬底上，所述集成电路便囊封于 模制化合物中，所述模制化合物保护集成电路并从所述封装移除热。在一旦存储器装置包含多个离散半导体封装，而每一半导体封装操纵不同功能的 情况下，当前可将多个集成电路组件封装在一起以在单个封装中提供完整的电子系统。 例如，多芯片模块("MCM")通常包含多个芯片，所述芯片并排安装在衬底上且随后加 以封装。另一实例是系统封装("SiP")，其中可在衬底上堆叠多个芯片且随后加以封装。由于当前使用的多数标准存储器卡的形式因数是固定的，因此通常仅存在以下两 种方式来增加卡内的存储器密度使用较高密度的存储器芯片，及在单个封装中堆叠 更多存储器晶片。由于存储器卡空间有限，因此在封装中堆叠更多存储器芯片的方法 正变得越来越困难且昂贵。关于在封装中制作堆叠存储器晶片的另一顾虑是在囊封过程期间堆叠晶片所遭 受的应力。囊封设备可输出大约0.8吨的注射力以将模制化合物驱入模腔中。对于具 有大约4.5 mm乘2.5 mm的焊盘的晶片，此注射力可产生向下作用于晶片上的大约1.2 kgf/mr^的压力。在过去，半导体晶片能够更好地承受在模制过程期间产生的应力。然而，晶片厚度已减小到大约2密耳到13密耳的范围。在所述厚度下，晶片经常无法 承受囊封过程期间产生的应力，且可能发生一个或一个以上晶片中的破裂(称为晶片龟 裂)。堆叠存储器晶片的另一顾虑是在将晶片堆叠在一起并安装在衬底上之后对晶片 进行测试。如果由于晶片龟裂或任何其它原因，所述晶片的一者最后证明有缺陷，那 么必须丢弃整个晶片堆叠。发明内容本发明的实施例涉及一种半导体封装，其包含安装在衬底的堆叠及接合层上的多 个半导体晶片，所述衬底例如是巻带自动接合过程中使用的聚酰亚胺巻带。可从巻轴 提供所述巻带，所述巻带具有多个重复的迹线图案及形成于其上的接触垫。所述迹线 各自包含经对准的互连垫，所述互连垫位于所述衬底的各自顶部及底部表面上以用于 在将所述图案单个化、对准并堆叠后，将一个图案的迹线接合到另一图案的迹线。尽管仍为所述巻轴的一部分，但可将多个半导体晶片安装在所述衬底的图案上。 在实施例中，所述半导体晶片可包括快闪存储器阵列。可将控制器晶片(例如，ASIC) 安装在来自第二巻轴巻带的图案上。所述巻轴巻带上的导电迹线图案形成于所述衬底 中，使得所述导电迹线与半导体晶片上的每一晶片接合垫对准以允许将所述晶片直接 接合到所述衬底。一旦将所述快闪存储器晶片安装在所述衬底上，便可将所述衬底单个化成多个层 并堆叠在一起。然而，为了使所述控制器晶片唯一寻址所述堆叠中的特定快闪存储器 晶片，将支撑存储器晶片的每一衬底上的一群组迹线用作地址引脚并相对于其它衬底 上的迹线布局冲压成唯一布局。可跨越一个或一个以上地址迹线，穿过所述衬底冲压 一孔以电隔绝选定的晶片接合垫。通过给衬底上的每一快闪存储器半导体晶片提供唯 一地址迹线布局，所述控制器晶片可有选择地寻址每一存储器晶片。在单个化后，对准并堆叠所述衬底层。当将所述图案一个在另一个顶上地对准时， 可使来自不同衬底层的对应迹线及互连垫彼此对准。然后，可将来自各自迹线的经对 准互连垫接合在一起以形成集成半导体封装。可将完整的半导体封装安装于一对盖子 内以形成成品快闪存储器卡或根据形成所述封装的半导体晶片的功能形成另一装置。 可通过已知方法(包含超音波焊接)将所述盖子接合在一起。
图1是根据本发明实施例制作快闪存储器卡的方法的流程图。 图2是根据本发明实施例用于支撑半导体晶片的一段衬底的俯视图。 图3是根据本发明实施例用于支撑半导体晶片的一段衬底的仰视图。 图4是根据本发明实施例用于支撑半导体晶片的一段衬底的侧视图。图5是根据本发明实施例其上安装有半导体晶片的一段衬底的俯视图。图6是穿过图5中的线6-6的截面图。图7是具有根据本发明实施例冲压的选定电迹线的一段衬底的俯视图。 图8是根据本发明实施例从所述段衬底单个化的集成电路衬底层的俯视图。 图9是根据本发明实施例堆叠的经单个化集成电路衬底层的侧视图。 图10是根据本发明实施例接合在一起的堆叠集成电路衬底层的侧视图。 图11是根据本发明实施例位于盖子内的经接合集成电路堆叠的侧视图。
具体实施方式
现在，将参照图1到11描述本发明的实施例。本发明的实施例涉及一种包含集 成电路衬底的堆叠及接合层的半导体封装。应了解，可以许多不同形式来体现本发明 且本发明不应被视为局限于本文阐明的实施例。而使，提供这些实施例旨在使本揭示 内容详尽且完整，并将向所属领域的技术人员全面传达本发明。实际上，本发明打算 涵盖所述实施例的替代形式、修改及等同物，所述替代形式、修改及等同物包括于随 附权利要求书定义的本发明的范围及精神内。此外，在本发明的以下详细说明中，阐 明了众多特定细节，以便提供对本发明的详尽理解。然而，所属领域的技术人员应清 楚，可在没有所述特定细节的情况下实践本发明。现在将参照图1的流程图来描述根据本发明的实施例用于形成快闪存储器卡的方 法。所述制作过程以衬底100开始于步骤50中，例如分别在图2到4的俯视图、仰视 图及端视图中显示一段衬底。在实施例中，衬底100可以是通常在巻带自动接合("TAB") 过程中使用的巻带。传统上，此类巻带适用于巻轴到巻轴配置，且在实施例中可包含 薄的挠性介电质核心102,例如聚酰亚胺或其它介电质膜，在所述介电质核心的顶部 及底部上形成有导电材料层104及106。导电层104、 106可电沈积于核心102上，或 可使用粘合剂将导电层104、 106的辊压片附接到核心102。层104、 106可以是铜或 铜合金、合金42(42 Fe/58Ni)、镀铜钢、或用在TAB巻带上的其它已知金属及材料。 层104、 106可额外镀敷银、金、镍钯、铜或用于增强形成于层104、 106上的迹线的 接合特性的其它材料，如以下所解释。核心102可具有介于50到100微米(iam)且更明确地说75到85 之间的厚度。 层104、 106可以是1/2盎司铜，其厚度介于50到100 |im之间且更明确地说介于60 到80nm之间的范围内。应了解，在本发明的替代实施例中，所述核心及导电层的厚 度可在上述范围以上或以下变化。可以己知工艺(例如化学蚀刻)在介电质核心102上的层104、106中形成电导图案。 在化学蚀刻中，可将光致抗蚀剂膜施加到导电层104、 106。然后可在所述光致抗蚀剂 膜上施加图案光罩，所述图案光罩含有将形成于层104、 106中的导电迹线图案。然后， 可曝光并显影所述光致抗蚀剂膜以从导电层上将被蚀刻的区域移除光致抗蚀剂。接着，使用蚀刻剂(例如，氯化铁或类似物)来蚀刻掉经曝光区域以在层104、 106中界定导电迹线及所需图案。然后可移除所述光致抗蚀剂。可使用其它已知化学蚀刻工艺。形成于层104、 106上的图案可包含如以下解释所使用的电迹线108及接触垫110。在衬底100为TAB巻带的情况下，可从巻轴提供所述巻带，所述巻带具有多个 重复的迹线108图案112及形成于其上的接触垫10。本文所使用的图案]12可指代 图案中的全部迹线108或一子群组迹线108。图案112a形成于衬底的顶部表面上而图 案112b形成于底部表面上。图2到4中显示了图案112的两个实例，但一巻轴衬底 100可具有大量的所述图案。衬底的顶部表面上的迹线108(迹线108a)通过经形成穿过 核心102的经镀敷直插通孔126(图4)而电连接到衬底的底部表面上的对应迹线108(迹 线108b)。迹线108a、 108b各自包含经对准的互连垫，所述互连垫位于衬底100的各 自顶部及底部表面上以用于在将所述图案单个化、对准并堆叠之后，将一个图案112 的迹线接合到另一图案112的迹线，如下所解释。聚酰亚胺巻带衬底100可具有35 mm、 48 mm或70 mm的宽度，但应了解，在 本发明的替代实施例中，聚酰亚胺巻带衬底100的宽度可能不同于所述尺寸。使用TAB 巻带作为衬底IOO提供其上形成有导电迹线108的紧密间距的优点。已知可在TAB巻 带上实现45pm的线间距。此允许高密度电路。然而，如以下所解释，应了解可针对 替代实施例中的衬底IOO使用其它媒介，包含引线框架及印刷电路板。现在参照图5，可沿衬底100的长度，在衬底100上安装多个半导体晶片114， 每图案112—个半导体晶片。在实施例中，半导体晶片U4可包括快闪存储器阵列(例 如NOR、 NAND或其它类型的快闪存储器)。此类半导体晶片通常沿晶片的上部表面 的相对侧包括一行晶片接合垫122。导电迹线108a的图案形成于顶部层104中，以使 得导电迹线与半导体晶片114的相对侧上的每一晶片接合垫122对准，以允许当半导 体晶片114倒装于且接合到衬底100时，将晶片接合垫122接合到迹线，如以下所解 释。出于简化起见，图2及3显示十个晶片接合垫122及导电迹线108(每侧上5个)。 然而，应了解，在替代实施例中，形成于衬底IOO的各自上部及下部表面上的每一晶 片及图案可包含多于十个的迹线。例如，快闪存储器芯片通常可在晶片的两个相对侧 的每一侧上包含十与十五个之间的晶片接合垫。在所述实施例中，衬底100将形成有 同样数目的导电迹线108。在实施例中， 一巻轴衬底100中的图案112的每一实例可与来自所述巻轴的每一 其它图案112相同。可针对特定半导体晶片114 (例如，给定快闪存储器芯片)来定 制图案。因此，在实施例中，安装到图2到4中所示衬底100上的各自图案112的每 一半导体晶片H4可彼此相同。如以下所解释，半导体晶片114安装到衬底100，经 单个化及堆叠以形成封装。应了解，所述堆叠封装内可包含不同类型的半导体晶片。例如，在实施例中，所述堆叠封装还可包含如图9到11中所示的控制器芯片1144， 其用于控制多个快闪存储器芯片的读取、写入及操作。例如，控制器芯片1144可是 ASIC。如此项技术中已知，此类控制器芯片通常将在芯片的上部表面上包含不同于快闪存储器芯片的晶片接合垫配置。例如，ASIC芯片可在所述芯片的上部表面的边缘周 围包括40与80之间的晶片接合垫。因此，将安装此控制器芯片的衬底100将来自单 独的衬底巻轴，所述衬底具有针对所述控制器芯片接合垫配置定制的图案。在衬底100 上用于附接到控制器芯片的图案在此项技术中已知。因此，在实施例中，可在第一过程中将多个快闪存储器芯片安装到图2到4中 所示第一巻轴衬底IOO上的各自图案112实例，且可将多个控制器芯片安装到形成于 第二巻轴(未显示)衬底100上的图案实例，并在接合到各自衬底之后将快闪存储器 芯片及控制器芯片一起形成堆叠配置且单个化，如下所解释。应了解，在本发明的替 代实施例中，可根据本发明的原理使用的半导体晶片类型不限于快闪存储器芯片或控 制器。此外，尽管如上所述单个巻轴衬底可具有全部相同图案，但预期在替代实施例 中单个巻轴衬底可包含不同图案以接受不同的半导体晶片。以下将解释用于在图2到4中所示衬底100上形成快闪存储器芯片的步骤。应了 解，用于在衬底上形成控制器芯片的过程可类似于以下所述用于在衬底IOO上形成快 闪存储器芯片的步骤。再次参照图1的流程图，在步骤52中，将晶片114附加到衬底 IOO的上部表面。图5显示四个半导体晶片1140_3，其中晶片114,.3附加到衬底100上 的各自图案112实例，而晶片114。准备倒装并附接到衬底100。应了解，在替代实施 例中，可将多于或少于四个的半导体晶片附加到衬底100。如已知，衬底100可穿过 晶片附接工具前进，所述晶片附接工具能够一次一个或一次批次处理一数目地将半导 体晶片114附接到衬底100。衬底100上的每一图案112可包含晶片附接粘合剂116， 其用于将晶片114附加到衬底100。粘合剂116可以系聚酰亚胺、环氧树脂及/或用于 将半导体晶片安装到衬底(例如，TAB巻带)的其它已知材料。如上所论述，将晶片安装到衬底IOO上的图案112，以使得晶片114表面上的晶 片接合垫122位于与各自迹线108a相邻处。 一旦将半导体晶片114安装到图案112上 的粘合剂，便可在步骤54中且如图6中所示将晶片接合垫接合到各自迹线108。可以 己知接合过程将晶片接合垫接合到迹线108，例如以单点热超音波接合过程，其中使 用施加到迹线108及其各自接合垫的热、时间、力及超音波来个别地接合每一接合垫 位置。或者，可使用已知群接合过程，其使用热压縮将全部迹线同时接合到其各自接 合垫。如上所示，迹线108可镀敷有金或其它材料，以增强迹线108与其各自晶片接 合垫之间的接合。如以下所解释，将从衬底IOO单个化半导体及迹线组合件并加以堆叠，以使得一 个层中的迹线与下一相邻层中的对应迹线对准。 一旦对准，便将各自层中的对应迹线 在其互连垫处接合在一起。在成品组合件中，为了使控制器晶片唯一寻址特定存储器 晶片114(j、 114,、 1142或1143，将每一图案112上的一群组迹线108用作地址引脚并 在步骤46中相对于其它图案冲压成唯一布局。即，参照图7，衬底100中接纳半导体 晶片1140_3的四个图案112中的每一者可包含地址迹线ato、 at,、 a^及at3。应了解， 在包含大于或少于四个半导体晶片114的实施例中，可能存在对应的更大或更少数目的地址迹线。如图7中所示，半导体晶片114o可具有经冲压的迹线at。 at2及at3。即，可跨越 迹线at!—3穿过衬底100冲压一孔124，以在迹线atw处电隔绝晶片接合垫122并防止 去到或来自所述晶片接合垫的信号传输。同样地，半导体114,可具有冲压的迹线ato 及at2_3。半导体晶片1142可具有经冲压的迹线ato—,及at3而半导体晶片1143可具有经 冲压的地址迹线ato-2。应了解，图7中所示的经冲压地址迹线的特定布局仅作为实例， 且只要没有两个半导体晶片114。.3具有相同布局的经冲压迹线，便将了解其它布局的 经冲压地址迹线。还预期，对于给定数目的半导体晶片(例如图7中所示的四个半导 体晶片)，可能存在多于四个的地址迹线。在此实施例中，应了解，只要每一半导体晶 片相对于其它半导体晶片具有唯一经冲压迹线图案，经冲压迹线图案便可能变化。如上所述， 一旦已经冲压衬底IOO，便可在步骤58中测试各自半导体晶片。不同 于常规堆叠半导体晶片，如果半导体晶片114中的一者有缺陷，那么可丢弃所述半导 体晶片114而不需丢弃剩余的半导体晶片114。可以已知工艺来执行测试以测试半导 体晶片的电性能。还可在步骤60中执行老化以在所述晶片中的任一者在电及/或热应 力下发生故障的情况下检测所述晶片。可在步骤62中且如图8中所示从衬底100单个化通过电测试及老化的半导体晶 片114。如所示，可以包含底部层106上的接触垫IIO(如图8中幻影所示)的尺寸单个 化将形成所述堆叠的底部层的衬底100。接触垫110将用于成品封装与外部电子装置 之间的通信。可将包含晶片114w的剩余经单个化层切成不包含接触垫110的较小大 小。应了解，半导体晶片114o.3的任一者可以是所述堆叠中的最底层，且可经单个化 以包含接触垫110。此外，除最底层外的一层可能将是包含用于所述装置的外部连接 的接触垫110的层。将所述各自图案单个化成携带半导体晶片114^的衬底层118o.3。然后在步骤64 中且如图9的端视图中所示对准并堆叠衬底层1180-3。如所示，还将包含不同半导体 晶片1144 (其可能是上述的ASIC或其它控制器)的另一衬底层1184与层1180-3堆叠在一起。如上所示，来自单个巻轴衬底100的所有层具有相同的迹线图案。当将图案一个 在另一个顶部上对准时，可使来自不同衬底层118的对应迹线及互连垫彼此对准。然 后，在步骤66中将来自各自迹线的经对准互连垫接合在一起以形成集成封装120，如 图IO中所示。明确地说，形成于第一衬底层顶部上迹线108a上的互连垫对准并接合到下一相 邻衬底层底部中的迹线108b上的互连垫。可使用已知接合技术(例如，超音波焊接或 使用回流炉的软焊)来接合各自衬底层的互连垫。预期其它接合技术。一旦将各自衬底层118中的一列经对准的对应迹线接合在一起，便可电耦合各自 层中的经对准的对应迹线。因此，发送到特定迹线的电流将被路由到封装120的每一 层中的每一对应迹线。除非如上所述给定衬底层中的迹线已被冲压，情况便是如此。对于已穿出孔124的所述迹线，所述穿出的孔位于互连垫与迹线108与半导体晶片上 的晶片接合垫122的接合地点之间。因此，经冲压的迹线将电信号传递到下一相邻层， 但不会将所述电信号传递到其所接合的晶片垫。通过上述经接合及经冲压迹线的布置，可在控制器晶片1144与快闪存储器晶片 1140.3之间既普遍又有选择地传递信号。例如，可沿着由对应的经接合互连垫建立的路 径，将功率及接地电流普遍地传递到所有快闪存储器晶片的指定晶片接合垫或从其传 递功率及接地电流。同样地，由于地址迹线&1。.3上的穿出孔的区域124的图案，因此 可通过控制器晶片1144将读取、写入及其它数据或指令有选择地寻址到存储器晶片 114。.3中的任一者。例如，如果控制器晶片1144要用图7中所示的冲压图案来寻址所述存储器晶片中 的一者，例如晶片1142，那么所述控制器晶片可沿着地址迹线at2发送信号。由于存储 器晶片114。、 114,、 1143具有经冲压的地址迹线at2，因此所述信号将仅到达存储器晶 片1142而不会到达其它任何晶片。如上所示，控制器晶片1144可具有比晶片114()_3及 衬底层118更多的晶片接合垫及迹线。因此，控制器晶片1144可沿着独立于存储器晶 片114。.3所使用的所述路径的路径来发送及接收信号。一旦经集成，便可在步骤68中且如图11中所示将封装120安装于盖子128内以 形成一成品存储器卡132。应了解，根据形成封装120的半导体晶片的功能，封装120 及盖子128可形成其它装置。可通过己知方法(包含超音波焊接)将所述盖子接合在 一起。底部盖子128包含如已知定义为开口的多个肋，外部电子装置可穿过所述开口 接近接触垫110以提供封装120与所述装置之间的通信。当接合在一起时，由于不同 衬底层118的边缘弯曲而接触垫110可凹陷于盖子128内，因此可提供导体130以允 许接触垫IIO与外部导体之间的电连接。在实施例中，应了解，包含接触垫110的底 部层118o可不向上弯曲到所述封装中，而接触垫110可驻留在与盖子128内的开口相 邻处。在所述实施例中可省略导体130。在将封装120安装在盖子128内之后，可在 步骤70中测试且随后运输所得装置。如在背景技术中所论述，用于半导体封装的囊封过程可增加快闪存储器卡制造的 成本及复杂性。所述囊封过程还使半导体晶片遭受高压缩及热应力影响，从而经常导 致晶片龟裂及不良晶片。上述快闪存储器卡132可在没有囊封过程的情况下制作。晶 片故障的另一常见原因是通常用于将晶片接合垫连接到衬底上的导电迹线的线接合断 裂。通过在根据本发明的晶片接合垫与迹线之间提供直接连接，还可省略线接合过程。封装120的尺寸可视半导体晶片的数目及封装内所包含的衬底层而变化。然而， 对于包含四个快闪存储器半导体晶片及一个控制器晶片的封装120，所述封装可具有 1.4与1.6mm之间的整体高度。在此高度下，封装120可用于标准快闪存储器外壳， 例如包含SD卡、小型快闪、智能媒体、微型SD卡、MMC及xD卡或存储器棒。其 它标准快闪存储器封装也是可能的。如上所示，在实施例中，衬底100可以是聚酰亚胺巻带。另外预期衬底100可以是引线框架或印刷电路板。在衬底100是引线框架的情况下，如上所述，可将延伸超 出所安装半导体晶片的引线框架边缘捏合在一起并接合以形成如图10中所示的封装，。尽管印刷电路板通常不是挠性的，但可使用其它方法来连接(例如)图9中所示封装的各自衬底层的对应互连垫以形成上述快闪存储器或其它装置。已出于图解及说明的目的呈现了本发明的以上详细说明。但并不打算包揽无遗或 将本发明限于所揭示的精确形式。可根据以上教示进行许多修改及变更。挑选所述实 施例旨在最好地解释本发明的原理及其实际应用，以由此使所属领域的技术人员能在 各种实施例中最好地利用本发明并作出适合所预期特定使用的各种修改。本发明的范 围打算由本文随附权利要求书来定义。
权利要求
1、一种半导体封装，其包括多个堆叠衬底层，所述多个堆叠衬底层各自包含电迹线图案；以及多个半导体晶片，其附加到所述多个堆叠衬底层；其中通过有选择地切断给定堆叠衬底层上的所述电迹线中的一个或一个以上电迹线，可相对于其它堆叠衬底层上的其它半导体晶片而唯一地寻址所述给定堆叠衬底层上的半导体晶片。
2、 如权利要求1所述的半导体封装，其中所述给定堆叠衬底层上的所述一个或 一个以上电迹线是通过穿过所述给定衬底层冲压一个或一个以上孔来切断的，所述一 个或一个以上孔切断所述一个或一个以上电迹线。
3、 如权利要求1所述的半导体封装， 半导体晶片。
4、 如权利要求1所述的半导体封装， 合过程中使用的单个巻轴的巻带单个化的。
5、 如权利要求1所述的半导体封装， 所述多个半导体晶片是四个半导体晶片。其中所述多个半导体晶片包括快闪存储器 其中所述多个堆叠衬底层是从巻带自动接 其中多个堆叠衬底层是四个堆叠衬底层且
6、 一种半导体封装，其包括多个堆叠衬底层，所述多个堆叠衬底层中的一衬底层包含电迹线图案；多个半导体晶片，所述多个半导体晶片中的一晶片安装于所述衬底层上，所述衬底层上的所述电迹线图案接合到所述晶片上的接合垫；以及所述电迹线图案的一群组迹线具有通过电隔绝所述晶片上的一个或一个以上接 合垫而相对于所述半导体晶片中的其它半导体晶片向所述晶片提供唯一地址的布局。
7、 如权利要求6所述的半导体封装，其中所述一个或一个以上接合垫是通过在 所述衬底中冲压一个或一个以上孔以从所述一个或一个以上接合垫切断所述群组迹线 的一个或一个以上迹线来电隔绝的。
8、 如权利要求6所述的半导体封装，其中所述多个堆叠衬底层是从巻带自动接 合过程中使用的单个巻轴的巻带单个化的。
9、 一种半导体封装，其包括多个堆叠衬底层，所述多个堆叠衬底层的每一衬底层包含电迹线图案，所述电迹 线图案的电迹线与每一其它堆叠衬底层中的对应迹线对准，每一堆叠衬底层中的所述 对应电迹线电耦合在一起；多个半导体晶片，所述多个半导体晶片中的一个晶片安装于所述多个衬底层的每 一衬底层上，给定堆叠衬底层上的所述电迹线图案接合到所述给定堆叠衬底层上的所 述半导体晶片上的接合垫；以及每一衬底层中的所述电迹线图案的一群组n个迹线，其中n大于或等于所述多个 半导体晶片中的半导体晶片的数目，每一衬底层内的每一群组n个迹线具有由与接合垫电隔绝的一个或一个以上迹线界定的布局，所述一个或一个以上迹线的所述布局对于每一衬底层中的每一群组n个迹线而言均不同。
10、 如权利要求9所述的半导体封装，其中所述电迹线中的所述一个或一个以上 电迹线是通过穿过每一衬底层冲压一个或一个以上孔而与接合垫电隔绝的，所述一个 或一个以上孔切断所述一个或一个以上电迹线。
11、 如权利要求9所述的半导体封装，其中所述多个堆叠衬底层是四个堆叠衬底 层且所述多个半导体晶片是四个快闪存储器半导体晶片。
12、 如权利要求11所述的半导体封装，其进一步包括第五衬底层，所述第五衬 底层包含用于控制所述四个快闪存储器半导体晶片的操作的控制器半导体晶片。
13、 如权利要求ll所述的半导体封装，其中n等于四。
14、 如权利要求13所述的半导体封装，其中所述四个堆叠衬底层的每一者中的 所述群组的四个迹线具有与所述接合垫电隔绝的所述四个迹线中的三个。
15、 如权利要求13所述的半导体封装，其中所述群组的四个迹线包含第一、第 二、第三及第四迹线，所述四个堆叠衬底层的第一者中的所述一个或一个以上迹线的 所述布局是所述第一迹线与接合垫之间的电连接，且接合垫与所述第二、第三及第四 迹线之间没有电连接。
16、 如权利要求15所述的半导体封装，其中所述四个堆叠衬底层的第二者中的所述一个或一个以上迹线的所述布局是所述第二迹线与接合垫之间的电连接，且接合 垫与所述第一、第三及第四迹线之间没有电连接。
17、 如权利要求16所述的半导体封装，其中所述四个堆叠衬底层的第三者中的所述一个或一个以上迹线的所述布局是所述第三迹线与接合垫之间的电连接，且接合 垫与所述第一、第二及第四迹线之间没有电连接。
18、 如权利要求17所述的半导体封装，其中所述四个堆叠衬底层的第四者中的 所述一个或一个以上迹线的所述布局是所述第四迹线与接合垫之间的电连接，且接合 垫与所述第一、第二及第三迹线之间没有电连接。
19、 如权利要求9所述的半导体封装，其中所述多个堆叠衬底层是从巻带自动接 合过程中使用的单个巻轴的巻带单个化的。
20、 如权利要求19所述的半导体封装，其中所述经单个化的衬底层中的一者经 单个化以包含用于所述半导体封装与外部装置之间通信的接触垫。
21、 一种快闪存储器封装，其包括 多个快闪存储器半导体晶片；多个堆叠巻带衬底层，每一堆叠巻带衬底层包含所述多个半导体晶片的快闪存储 器半导体晶片，所述多个堆叠巻带衬底层包含电迹线图案， 一巻带衬底层中的电迹线 图案的电迹线与每一其它巻带衬底层中的对应迹线对准，每一堆叠巻带衬底层中的所 述对应电迹线电耦合；'以及每一巻带衬底层中的所述电迹线图案的一群组n个迹线，其中n大于或等于所述 多个快闪存储器半导体晶片中的快闪存储器半导体晶片的数目，每一巻带衬底层中的 每一群组n个迹线具有由沿其长度切断的一个或一个以上迹线界定的布局，所述一个 或一个以上迹线的所述布局对于每一巻带衬底层中的每一群组n个迹线而言均不同。
22、 如权利要求21所述的快闪存储器封装，所述多个快闪存储器装置包括四个 快闪存储器装置。
23、 如权利要求21所述的快闪存储器封装，其进一步包括安装在额外巻带衬底 层上的控制器半导体晶片，所述额外巻带衬底层堆叠于所述多个堆叠巻带衬底层上。
24、 如权利要求23所述的快闪存储器封装，支撑所述快闪存储器晶片的所述多 个巻带衬底层来自第一巻轴的衬底，且所述额外巻带衬底层来自第二巻轴的衬底。
25、 如权利要求21所述的半导体封装，其中所述一个或一个以上电迹线通过穿 过每一巻带衬底层冲压一个或一个以上孔而沿其长度被切断。
26、 一种快闪存储器卡，其包括-快闪存储器封装，其包含多个堆叠衬底层，所述多个堆叠衬底层各自包含电迹线图案， 多个快闪存储器半导体晶片，其附加到所述多个堆叠衬底层的一堆叠衬底层，以及控制器半导体晶片，其附加到所述多个堆叠衬底层的一堆叠衬底层； 其中通过有选择地切断给定堆叠衬底层上的所述电迹线中的一个或一个以上电迹线，可相对于其它堆叠衬底层上的其它快闪存储器半导体晶片而唯一地寻址所述给定堆叠衬底层上的快闪存储器半导体晶片；以及 盖子，其中装有所述快闪存储器封装。
27、 如权利要求26所述的快闪存储器卡，所述快闪存储器卡包括安全数字(SD)卡。
28、 如权利要求26所述的快闪存储器卡，所述快闪存储器卡包括小型快闪、智 能媒体、微型SD卡、MMC、 xD卡、Transflash存储器卡及存储器棒中的一者。
29、 如权利要求26所述的半导体封装，其中所述给定堆叠衬底层上的所述电迹 线中的所述一个或一个以上电迹线是通过穿过所述给定衬底层冲压一个或一个以上孔 而切断的，所述一个或一个以上孔切断所述一个或一个以上电迹线。
30、 如权利要求26所述的半导体封装，其中支撑所述快闪存储器半导体晶片的 所述多个堆叠衬底层是从巻带自动接合过程中使用的第一巻轴的巻带单个化的。
31、 如权利要求30所述的半导体封装，其中支撑所述控制器半导体晶片的所述 堆叠衬底层是从巻带自动接合过程中使用的第二巻轴的巻带单个化的。
32、 如权利要求26所述的半导体封装，其中多个堆叠衬底层是五个堆叠衬底层 且所述多个快闪存储器半导体晶片是四个半导体晶片。
全文摘要
本发明揭示一种半导体封装，其包含安装于堆叠及接合衬底层上的多个半导体晶片，所述衬底层例如为在卷带自动接合过程中使用的聚酰亚胺卷带。所述卷带可具有形成于其上的多个重复的迹线图案和接触垫。所述迹线各自包含位于所述衬底的各自顶部及底部表面上的经对准的互连垫，以用于在已从所述衬底单个化、对准及堆叠所述图案后将一个图案的迹线接合到另一图案的迹线。半导体晶片(例如快闪存储器)和控制器晶片均安装在所述衬底的各自图案的迹线上。为了使所述控制器晶片唯一地寻址所述堆叠内的特定快闪存储器晶片，将支撑所述存储器晶片的每一衬底上的一群组迹线用作地址引脚并相对于其它衬底的迹线的布局冲压成唯一布局。通过给衬底上的每一快闪存储器半导体晶片提供唯一地址迹线布局，所述控制器晶片可有选择地寻址每一存储器晶片。
文档编号H01L25/065GK101322231SQ200680045630
公开日2008年12月10日 申请日期2006年11月1日 优先权日2005年11月2日
发明者奇门·于, 廖智清, 赫姆·塔克亚尔 申请人:桑迪士克股份有限公司