专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，尤其涉及一种用于降 低碳化硅场效应晶体管中的通态电阻而实现高性能化的技术。
背景技术：
作为下 一代的高耐压低损失开关元件，纵型高耐压碳化硅场效应
晶体管为人们所期待。该元件，例如专利文献l所示的那样，具备 在存在于碳化硅基板的漂移层(第2外延层)的基板表面附近通过光 刻技术和离子注入技术制成的阱区、源区以及存在于被一对阱区夹着 的栅电极下的JFET区域(电流控制区)。
作为碳化硅半导体装置、特别是纵型高耐压碳化硅场效应晶体管 的高性能化的一个手段，可举出微型化(例如单元间距的缩小化)， 但此处优选为使JFET长度(栅电极下的一对阱区间隔)也缩小。但 是如果增进微型化，则原本电阻就高的JFET区域的电阻将激增而增 大元件的通态电阻(on resistance)，故导通动作时的漏电流减少不 能实现性能的提高。因此，为了使该元件高性能化需要降低通态电阻。
作为降低通态电阻的方法，专利文献l以及专利文献2中公开了 使漂移层成为杂质浓度不同的两层结构的方法，专利文献2中公开了 在JFET区域i殳置电流感应层的方法。
专利文献l: JP特开2000-286415号乂>才艮；
专利文献2: JP特开2005-5578号公报。
高耐压低损失开关元件中，在位于漂移层的外周附近的区域内， 需要设置用于緩和电场的电场緩和区(JTE区域)。但是，在为了降 低通态电阻而提高漂移层的杂质浓度的情况下，漂移层的杂质将影响 电场緩和区的杂质浓度。因此，存在难以恰当地决定电场緩和区的杂
质浓度分布的问题。
发明内容
本发明正是为了解决上述问题而研发的，目的在于提供一种能够 恰当地决定电场緩和区的杂质浓度分布并降低电阻的半导体装置及 其制造方法。
本发明的半导体装置的第1方案具备基板、第1漂移层、第2 漂移层、第1阱区、第2阱区、电流控制区以及电场緩和区。基板由 含有第1导电类型杂质的碳化硅构成。第1漂移层由含有第1浓度的 第1导电类型杂质的碳化硅构成并配置在基板表面的整个面上。第2 漂移层由含有高于第1浓度的第2浓度的第1导电类型杂质的碳化硅 构成并在第1漂移层表面的除外周附近之外的整个面上配置。第1阱 区含有第2导电类型杂质并毗连第2漂移层的与外周附近邻接的端部 以及外周附近的下方的第1漂移层而配置。第2阱区含有第2导电类
型杂质并在除了与外周附近邻接的端部之外的第2漂移层上配置。电 流控制区在第1以及第2阱区间的第2漂移层上配置。电场緩和区与 第1阱区邻接地在第1漂移层上配置。
根据本发明的半导体装置的第1方案，能够降低电场緩和区中的电阻。
此外，能够不受第2漂移层影响地恰当地决定电场緩和区的杂质 浓度分布。
本发明的半导体装置的制造方法的第1方案具备准备基板的工 序、形成第l漂移层的工序、形成第2漂移层的工序、去除第2漂移 层的外周附近的工序、电流控制区配置工序、形成电场緩和区的工序。 基板由含有第1导电类型杂质的碳化硅构成。第1漂移层由含有第1 浓度的第l导电类型杂质的碳化硅构成，通过外延生长在基板表面的 整个面上形成。第2漂移层由含有高于第1浓度的第2浓度的第1导 电类型杂质的碳化硅构成，通过外延生长在第l漂移层表面的整个面 上形成。电流控制区配置工序，通过选择性地注入第2导电类型杂质，
在第2漂移层的与外周附近邻接的端部以及外周附近的下方的第1漂 移层上形成第l阱区，并且，在除了与外周附近邻接的端部之外的第 2漂移层上形成第2阱区，由此将第1及第2阱区间的第2漂移层作 为电流控制区。电场緩和区与所述笫1阱区邻接地在第1漂移层上形 成。
根据本发明的半导体装置的制造方法的第1方案，能够降低电场 緩和区中的电阻。
此外，能够不受第2漂移层影响地恰当地决定电场緩和区的杂质 浓度分布。
图l是表示实施方式l的半导体装置的结构的剖面图。 图2是表示实施方式1的半导体装置的制造方法的剖面图。 图3是表示实施方式1的半导体装置的制造方法的剖面图。 图4是表示实施方式1的半导体装置的制造方法的剖面图。 图5是表示实施方式1的半导体装置的制造方法的剖面图。 图6是表示实施方式1的半导体装置的制造方法的剖面图。 图7是表示实施方式2的半导体装置中的深度方向的杂质浓度的 分布的曲线图。
图8是表示实施方式2的半导体装置中的深度方向的杂质浓度的 分布的曲线图。
图9是表示实施方式2的半导体装置中的深度方向的杂质浓度的 分布的曲线图。
图10是表示实施方式2的蓄积型的场效应晶体管的结构的剖面图。
图11是表示实施方式2的反转型的场效应晶体管的结构的剖面图。
图12是表示实施方式2的埋入型的场效应晶体管的结构的剖面图。
具体实施方式
(实施方式1 )
图l是表示实施方式l的半导体装置(作为开关元件的场效应晶 体管)的结构的剖面图。另外，图l中，仅示出了基板的外周附近， 而省略了基板的内周附近的图示。即，在图1中，左侧对应于基板的 外周侧，右侧对应于基板的内周侧。
图1中，在由含有笫l导电类型杂质的碳化硅构成的基板l的表 面的整个面上，形成了由含有第1导电类型杂质的碳化硅构成的第1
漂移层2。在第1漂移层2的表面，除了外周附近，由含有第l导电 类型杂质的碳化硅构成的第2漂移层3形成于整个面上。第2漂移层 3所含的第l导电类型杂质的浓度(第2浓度)，比第1漂移层2所 含的第l导电类型杂质的浓度(第1浓度)更高。
阱区4a (第1阱区)毗连第2漂移层3的与所述外周附近邻接 的端部和所述外周附近的下方的第1漂移层2地形成。此外，在第2 漂移层3内，与阱区4a邻接地形成JFET (Junction Field Effect Transistor,结型场效应晶体管)区域15,与JFET区域15邻接地形 成阱区4b (第2阱区)。即，JFET区域15形成在阱区4a、 4b之间。 该阱区4a、 4b是通过对第1漂移层2以及第2漂移层3选择性地注 入预定浓度(第3浓度)的第2导电类型杂质而形成的。以下，将阱 区4a、 4b统称为阱区4。 JFET区域15，作为用于通过配置在上方的 栅电极11控制在导通动作时流经开关元件的漏电流的电流控制区而 发挥功能，并具有在截止动作时被耗尽来緩和加在栅绝缘膜13上的 电场的功能。
在第2漂移层3表面处，在JFET区域15与阱区4a、 4b边界上 形成延展区9。延展区9比JFET区域15以及阱区4a、 4b浅地形成。 此外，延展区9所含的第l导电类型杂质的浓度(第4浓度)，比第 2漂移层3所含的第l导电类型杂质的浓度(第2浓度)更高。
在JFET区域15上隔着外延沟道区10以及栅绝缘膜13形成栅
电极ll。此外，在阱区4b内形成第1导电类型源区5以及第2导电 类型阱接触区6，并在它们之上形成源电极12。此外，在第l漂移层 2处，在阱区4a的外侧，与阱区4a邻接地形成JTE (Junction Termination Extension,结终端延展)区域(保护环区域)8。该JTE 区域8作为用于緩和外周附近处的电场的电场緩和区而发挥功能。此 外，在第1漂移层2处远离JTE区域8并接触于外周地形成第1导电 类型场阻断(field st叩per)区域7。此外，在基板l的内表面的整个 面上形成漏电极14。
另外，如上所述，在图1中省略了基板l的内周附近的图示，而 实际上，朝向基板l的内周，反复形成了多组图1所示的JFET区域 15和阱区4b的组。即，阱区4a仅形成于离外周最近的位置，内周侧 形成阱区4b。
此外，在本发明的半导体装置中，优选地基板l的导电类型为n 型，所以，下面以第l导电类型为n型，第2导电类型为p型的情况 为例进行说明，但并不限定于此，也可以是第l导电类型为p型，第 2导电类型为n型。即，第l导电类型为n型、第2导电类型为p型 的情况下构成n沟道的场效应晶体管，第l导电类型为p型、第2导 电类型为n型的情况下构成p沟道的场效应晶体管。
以下，用图2~6说明图1的半导体装置的制造方法。 首先，如图2所示，在由含有第1导电类型杂质的碳化硅构成的 基板1上，通过外延结晶生长法等，形成由含有第l导电类型杂质的 碳化硅构成的第1漂移层2。第1漂移层2的厚度可以是5 ~ 50nm， 杂质浓度(第1浓度)可以是lxl015~lxl018cirT3。通过这样决定， 能够实现具有数百V~3kV以上的耐压的纵型场效应晶体管。另外， 更为优选地，厚度可以是10~20nm，杂质浓度可以是lxl015~ 5xl0"cm3。
基板l可以是任意的晶面方位和多晶类型。此外，优选地，对该 基板l搀杂lxlO"cmJ以上的第l导电类型杂质。此外，通过预先准 备已经形成第1漂移层2的基板作为基板1，可以省略形成第1漂移
层2的工序。
接下来，在第1漂移层2上通过外延结晶生长法等形成由含有第 1导电类型杂质的碳化硅构成的第2漂移层3。优选地，接着在基板1 上的第1漂移层2的形成进行该第2漂移层3的形成。第2漂移层2 的厚度可以是0.3 1.0nm,杂质浓度(第2浓度)可以比第l漂移层 2高。通过这样决定，能够降低制成的场效应晶体管中的JFET区域 15的电阻。
另外，在第2漂移层3处，第l导电类型杂质可以均匀地分布， 或者，也可以是在与第1漂移层2的界面附近第1导电类型杂质以更 高的浓度分布，或者是也可以由第l导电类型杂质浓度不同的两层以 上的层构成。
接下来，如图3所示，在第2漂移层3上，除了外周附近的区域， 用现有的光刻技术选择性地形成抗蚀剂掩模(未图示)，之后，进行 干法或湿法刻蚀。由此，去除第2漂移层3的外周附近的区域。在外 周附近，以后续的工序形成第2导电类型JTE区域8，但通过去除第 2漂移层3，可以不受杂质浓度比较高的第2漂移层3影响地决定JTE 区域8的杂质浓度分布。
另外，为了在由碳化硅构成的基板l上用光刻技术制成元件，需 要在基板l的预定位置上形成光刻时的位置对准用的标志，优选地， 该标志用刻蚀技术形成。即，通过以与标志形成相同的工序进行上述 的第2漂移层3的刻蚀，可以防止制造工序以及制造成本的增加。
此外，在没去除而残留的第2漂移层3的端部处形成台阶部16， 优选地，该台阶部16呈斜坡形状。即，在台阶部16周边，通过以后 续工程进行第2导电类型杂质(离子)的注入，而毗连第2漂移层3 的端部与第2漂移层3的端部的下方的第1漂移层2地形成阱区4a， 通过使台阶部16呈斜坡形状，能够使台阶部16处的第2导电类型杂 质的深度方向上的分布平緩。由此可以防止电场集中引起的耐压的降 低。此外，通过使台阶部16呈斜坡形状，能够在以后续工序形成外 延沟道区10、栅电极ll时降低在台阶部16周边形成侧壁的可能性。
由此可以减少元件的误动作。
接下来，如图4所示，在第1漂移层2以及第2漂移层3上，用 现有的光刻技术选择性地形成抗蚀剂掩模20。该抗蚀剂掩模20不在 应该成为阱区4a、 4b的区域上形成。然后，通过从抗蚀剂掩模20上 方注入第2导电类型杂质(离子)，在第1漂移层2以及第2漂移层 3内选择性地形成阱区4a、 4b。由此在阱区4之间的第2漂移层3上 i殳置JFET区域15。
进行该离子注入，使阱区4a形成贯穿第2漂移层3而不贯穿第 1漂移层2的深度(例如0.4 1.5nm)。此外，决定注入阱区4a、 4b 的第2导电类型杂质浓度(第3浓度)比第2漂移层3中的第l导电 类型杂质浓度高(例如lxl017~lxl019cnr3)。此外，优选地，配置 阱区4a向台阶部16的外侧延伸。
接下来，如图5所示，通过在不去除抗蚀剂掩模20的状态下， 以相对于基板l的垂直方向倾斜预定的角度的方向注入第l导电类型 杂质(例如氮离子、磷离子)，在第1漂移层2以及第2漂移层3中 选择性地形成延展区9。通过采用原样地使用用于阱区4的形成的抗 蚀剂掩模20的自对准的方法，能够形成关于阱区4对称性良好的延 展区9。因此，可以抑制元件的电阻变化，并且不需要增加新的光刻 工序，防止制造成本的增加。另外，延展区9可以不使用自对准的方 法而用现有的光刻技术来形成。
该延展区9在纵方向上形成不贯穿JFET区域15以及阱区4a、 4b的深度(即比JFET区域15以及阱区4a、 4b浅)，并在横方向上 形成隔着JFET区域15而使相邻的延展区9彼此不相接的宽度。即， 如果延展区9贯穿第2漂移层3与第1漂移层2接触，则可能带来抗 蚀剂掩模的掉电泄漏(off-leak)电流的增加和耐压的降低，如果相邻 的延展区9彼此相接则容易对栅绝缘膜13加上高电场，可能带来晶 体管的耐压降低和栅绝缘膜13的可靠性的降低，而通过具有上述那 样的深度以及宽度地形成延展区9，可以防止这样的可靠性的降低。
此外，注入延展区9的第1导电类型杂质的浓度(第4浓度)定
为，高于注入第2漂移层3的第l导电类型杂质的浓度而不高于阱区 4a、 4b中的第2导电类型杂质的浓度(第3浓度)，例如为5xl016~ 9xl018cnT3。通过这样决定杂质浓度，可以降低JFET区域15中的电阻。
接下来，如图6所示，用现有的光刻技术以及离子注入技术，形 成第1导电类型源区5、第2导电类型阱接触区域6、第2导电类型 JTE区域8以及第1导电类型场阻断区域7。 JTE区域8，在第1漂 移层2中的、上方去除了第2漂移层3且位于阱区4a的外侧的区域， 与阱区4a邻接地形成。此外，场阻断区域7，在第1漂移层2中的、 上方去除了第2漂移层3且位于阱区4a的外侧的区域，离开JTE区 域8而与外周相接地形成。
此外，源区5形成不贯穿阱区4b的深度(例如10nm ~ 0.5nm )。 此外，源区5中的第1导电类型杂质的浓度定为，高于阱区4a、 4b 中的第2导电类型杂质的浓度(例如lxl018~lxl021cnT3)。
接下来，在施以清洗之后，利用热处理装置对基板1进行例如 1400 ~ 1800。C的高温下例如30秒~ 1小时左右的热处理，从而电激活 注入离子。以后，用现有的方法依次进行外延沟道区10的形成、栅 绝缘膜13的形成、栅电极ll的形成、层间绝缘膜的堆积、源电极12 的形成、漏电极14的形成以及保护膜的形成。由此，完成如图l所 示的半导体装置。
另外，如图1所示，在阱区4b以及源区5的一部分、延展区9、 JFET区域15之上以10~ 1000nm的厚度形成外延沟道区10。或者也 可以省略该外延沟道区10。
这样，在本实施方式的半导体装置及其制造方法中，在第1漂移 层2上形成杂质浓度高于第1漂移层2的第2漂移层3，该第2漂移 层3上设有JFET区域8。因此能够降低JFET区域8中的电阻。
此外，由于去除第2漂移层3的外周附近的区域，所以能够不受 第2漂移层3的影响地恰当地决定JTE区域8的杂质浓度分布。
此外，由于邻接JFET区域8地形成杂质浓度高于第2漂移层3
的延展区9，所以能够进一步降低JFET区域8中的电阻。 (实施方式2)
在实施方式l中的半导体装置中，通过以高于第2漂移层3的第 3浓度注入第2导电类型杂质形成阱区4,但也可以通过根据深度变 化阱区4以及第2漂移层3的杂质浓度的分布来变化场效应晶体管的 种类。
图7 ~ 9是表示图1的半导体装置中的阱区4b的深度方向的杂质 浓度的分布的图。阱区4b处，在未配置源区5以及阱接触区域6的 区域(即介于源区5、延展区9之间的区域)的表面附近形成沟道区， 根据该沟道区的特性，场效应晶体管的种类变化。图7对应于蓄积型 场效应晶体管，图8对应于反转型场效应晶体管，图9对应于埋入型 场效应晶体管。
此外，图10~12是对应于图7~9地放大了图1的剖面图，分别 示出了蓄积型场效应晶体管31、反转型场效应晶体管32以及埋入型 场效应晶体管33的结构。图10~12分别示出了图l的半导体装置中 在源区5与延展区9之间的阱区4b中形成的蓄积型沟道区41、反转 型沟道区42以及埋入型沟道区43。
在图7~9中，横轴表示阱区4b的深度(以阱区4b表面为基准)， 纵轴表示杂质浓度。此外，第1漂移层2以及第2漂移层3中的第1 导电类型杂质的浓度用实线表示，形成阱区4时注入的第2导电类型 杂质的浓度用粗线表示。即阱区4b的导电类型由它们的差决定。
另外，在实线处，示出了第l漂移层2的杂质浓度以及第2漂移 层3的杂质浓度不依赖于深度，而是均匀的，在界面处不连续变化的 情况，但并不限定于此，例如第2漂移层3的杂质浓度可以如单点划 线或双点划线所示根据深度而变化。即，第2漂移层3的杂质浓度， 可以如单点划线所示越深越低并在界面上与第1漂移层2的杂质浓度 连续地一致，或者也可以如双点划线所示，越深越高并在界面上不连 续地变化。
此外，图7 9的任意一幅图中，在相当于第1漂移层2与笫2
漂移层3的界面的深度上，注入阱区4的杂质的浓度高于第1漂移层 2以及第2漂移层3的杂质浓度。
图7中，注入阱区4b的杂质的浓度在阱区4b表面低于第2漂 移层3的杂质的浓度，所以沟道区41变为显示第1导电类型。
图8、 9中，由于注入阱区4b的杂质的浓度在阱区4b表面高于 第2漂移层3的杂质的浓度，所以沟道区42、 43变为显示第2导电 类型。这样的阱区4b的杂质浓度可以是例如lxl015~lxl017cnT3。图 8中，由于第2漂移层3的杂质浓度在所有深度均比注入阱区4的杂 质的浓度低，所以在所有深度均是第2导电类型。而在图9中，由于 存在第2漂移层3的杂质浓度高于注入阱区4的杂质浓度的深度，所 以部分是第l导电类型。
图10的场效应晶体管31，在第2漂移层3内的阱区4b表面近 旁具有蓄积型沟道区41。注入阱区4b的杂质的浓度在阱区4b表面上 比第2漂移层3的杂质的浓度低，所以沟道区41是第l导电类型。
图11的场效应晶体管32，在第2漂移层3内的阱区4b表面近 旁具有反转型沟道区42。注入阱区4b的杂质的浓度在阱区4b表面上 比第2漂移层3的杂质的浓度高，所以沟道区42是第2导电类型。
图12的场效应晶体管33，在第2漂移层3内的阱区4b表面附 近分别具有区域44和在区域44之下的埋入型沟道区43。注入阱区 4b的杂质的浓度在阱区4b表面上比第2漂移层3的杂质的浓度高， 若比表面稍深则低于第2漂移层3的杂质，所以沟道区44是第2导 电类型，沟道区43是第l导电类型。
这样，在本实施方式的半导体装置及其制造方法中，通过使阱区 4b以及第2漂移层3的杂质浓度的分布根据深度而变化，从而使沟道 结构(晶体管结构)变化并使阈值和通态电阻变化。因此，不用特别 地添加工序就能容易地制造对应于用途的各种各样的场效应晶体管。
此外，由于图10的场效应晶体管31以及图21的场效应晶体管 32，在阱区4b表面附近导电类型发生反转，所以能够提高沟道移动 度并进一 步降低通态电阻。
此外，图10的场效应晶体管31在阱区4b表面附近显示第l导 电类型，所以能够降低阈值电压。
虽然对本发明进行了详细说明，但上述的说明在全部方面均是示 例性的，本发明并不限定于此。可以理解，在不脱离本发明的范围的 情况下可以想到未进行例示的无数种变形例。
权利要求
1.一种半导体装置，其特征在于，具有由含有第l导电类型杂质的碳化硅构成的基板(1)；由含有第1浓度的第1导电类型杂质的碳化硅构成并配置在所述基板表面的整个面上的第1漂移层(2)；由含有高于第1浓度的第2浓度的第1导电类型杂质的碳化硅构成，在所述第1漂移层表面的除外周附近以外的整个面上配置的笫2漂移层(3)；含有第2导电类型杂质并毗连所述第2漂移层的与所述外周附近邻接的端部以及所述外周附近的下方的所述第1漂移层而配置的第1阱区(4a)；含有第2导电类型杂质并在除了与所述外周附近邻接的端部以外的所述第2漂移层上配置的第2阱区(4b)；在所述第1以及第2阱区间的所述第2漂移层上配置的电流控制区(15)；以及与所述笫1阱区邻接地在所述第1漂移层上配置的电场缓和区 (8)。
2. 根据权利要求l所述的半导体装置，其特征在于，所述第1以及第2阱区(4a、 4b)所含的第2导电类型杂质具有 高于所述第2浓度的第3浓度。
3. 根据权利要求1或2所述的半导体装置，其特征在于，还具备，在所述第2漂移层(3)表面中，在所述电流控制区(15)与所 述第1以及第2阱区(4a、 4b)的边界上配置并含有高于所述第2浓 度的第4浓度的第l导电类型杂质的延展区(9)。
4. 根据权利要求3所述的半导体装置，其特征在于， 所述延展区(9)比所述第1及第2阱区(4a, 4b)以及所述电流控制区(15)浅。
5. 根据权利要求l所述的半导体装置，其特征在于，所述第2阱区(4b),具有在其表面上部分地配置的第l导电类 型源区(5)以及夹在所述源区和所述电流控制区(15)之间的第1 导电类型沟道区(41)。
6. 根据权利要求2所述的半导体装置，其特征在于，所述第2阱区(4b),具有在其表面上部分地配置的第1导电类 型的源区(5)以及夹在所述源区和所述电流控制区(15)之间的第1 导电类型的沟道区(41)。
7. 根据权利要求3所述的半导体装置，其特征在于，所迷第2阱区(4b),具有在其表面上部分地配置的第l导电类 型源区(5)以及夹在所述源区和所述电流控制区(15)之间的第1 导电类型的沟道区(41)。
8. 根据权利要求4所述的半导体装置，其特征在于，所述第2阱区(4b)，具有在其表面上部分地配置的第l导电类 型源区(5)以及夹在所述源区和所述电流控制区(15)之间的第1 导电类型的沟道区(41)。
9. 一种半导体装置的制造方法，其特征在于，具有 准备由含有第1导电类型杂质的碳化硅构成的基板(1)的工序； 通过外延生长在所述基板表面的整个面上形成由含有第1浓度的第l导电类型杂质的碳化硅构成的第1漂移层(2)的工序；通过外延生长在所述第1漂移层表面的整个面上形成由含有高于第1浓度的笫2浓度的第1导电类型杂质的碳化硅构成的第2漂移 层(3)的工序；去除所述第2漂移层的外周附近的工序；通过选择性地注入第2导电类型杂质，在所述第2漂移层的与所 述外周附近邻接的端部以及所述外周附近的下方的所述第l漂移层上 形成第1阱区(4a)，并且，在除了与所述外周附近邻接的端部以外 的所述第2漂移层上形成第2阱区(4b),由此将所述第1及第2阱 区间的所述第2漂移层作为电流控制区(15 )的电流控制区配置工序； 以及与所述第1阱区邻接地在所述第1漂移层上形成电场緩和区(8) 的工序。
10. 根据权利要求9所述的半导体装置的制造方法，其特征在于， 在所述电流控制区配置工序中注入的第2导电类型杂质具有高于所述第2浓度的第3浓度。
11. 根据权利要求9或IO所述的半导体装置的制造方法，其特 征在于，还具有在所述第2漂移层(3)表面中，在所述电流控制区(15) 和所述第1以及第2阱区(4a、 4b)的边界上注入高于所述第2浓度 的第4浓度的第1导电类型杂质而形成延展区(9)的延展区形成工 序；所述延展区形成工序中，使用与所述电流控制区配置工序一样的 抗蚀剂掩模(20)，并且所述第l导电类型杂质从相对于所述基板的 垂直方向倾斜预定角度的方向注入。
全文摘要
本发明涉及一种半导体装置及其制造方法，其的目的在于恰当地决定场缓和区的杂质浓度分布并降低通态电阻。为了实现上述目的，该半导体装置具备基板(1)、第1漂移层(2)、第2漂移层(3)、第1阱区(4a)、第2阱区(4b)、电流控制区(15)以及电场缓和区(8)。第1阱区(4a)，毗连第2漂移层(3)的与外周附近邻接的端部以及外周附近的下方的第1漂移层(2)而配置。电场缓和区(8)与第1阱区(4a)邻接地配置于第1漂移层(2)上。
文档编号H01L29/06GK101366105SQ20068005257
公开日2009年2月11日 申请日期2006年11月17日 优先权日2006年2月7日
发明者三浦成久, 今泉昌之, 大塚健一, 藤平景子 申请人:三菱电机株式会社