专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，尤其涉及一种在利用SBSI法形成的半导体装置中可减少SOI形成区域的凹陷(dishing)量的技术。
背景技术：
近年来在半导体领域，绝缘体上硅结构(silicon on insulator)等在绝缘膜基板上的半导体膜形成器件的技术开发正在盛行。尤其是形成于SOI基板的器件(即，SOI器件)具备可实现低耗电、高速、且低电压驱动的可能性。
作为SOI基板的制造方法，例如公知有SIMOX(Separation byImplanted Oxygen)法、和使两块硅基板在其之间夹着氧化膜而贴合的贴合法等，但其中任意一种方法都要使用特殊的工艺或特殊的装置，用通常的CMOS工艺无法完成。因此，最近作为SOI基板的制造方法，能够仅由通常的CMOS工艺形成SOI构造的SBSI(Separation by Bonding SiliconIsland)法正在被关注(例如，参照非专利文献1)。
非专利文献1T.Sakai’et al.，Second International SiGe Technology andDevice Meeting，Meeting Abstract，pp.230-231，May(2004)但是，在非专利文献1所公开的SBSI法中，在Si基板上形成SOI构造之后，在Si基板上形成厚的绝缘膜，然后，对该厚的绝缘膜进行了CMP处理。在该CMP处理中，当通过外延生长法在Si基板上形成单晶Si时，如图8所示，在元件分离层93上以副产物方式形成的poly-Si层(以下称作“外延多晶硅膜”。)92作为对砂布(研磨垫)的阻挡层(stopper)而发挥功能。
但是，在现有技术中，外延多晶硅膜92的配置和形状，根据集成电路中的元件间分离布局上的情况而被确定，并未考虑其作为阻挡层的功能而确定外延多晶硅膜92的配置和形状。因此，例如在外延多晶硅膜92的面积过少、或如图8所示隔着SOI形成区域91的外延多晶硅膜92的配置间隔L过长的情况下，对厚的绝缘膜进行CMP处理时会发生被称作“凹陷”的现象，导致SOI形成区域91的Si层有可能被削减。
发明内容
本发明着眼于以上需要解决的问题而提出，其目的在于提供一种能减少SOI形成区域的凹陷量的半导体装置及其制造方法。
为了实现上述目的，发明1的半导体装置通过如下过程而制成在半导体基材上选择性地形成绝缘层；在从所述绝缘层下露出的所述半导体基材上形成单晶的第一半导体层；在所述第一半导体层上形成湿蚀刻的选择比小于所述第一半导体层的单晶的第二半导体层，并且在所述绝缘层上形成与所述第二半导体层相同组成的多晶层；在所述第二半导体层和所述第一半导体层形成使所述半导体基材露出的孔；在所述半导体基材的上方整个面形成支承体膜，掩埋所述孔；在所述支承体膜上形成掩模图案，该掩模图案连续覆盖所述孔的至少一部分和所述SOI形成区域，并且覆盖在所述多晶层上，使此外的区域露出；以所述掩模图案为掩模，依次对所述支承体膜、所述第二半导体层和所述第一半导体层进行干蚀刻，在所述支承体膜下形成使所述第一半导体层的侧面露出的开口面；通过经由所述开口面对所述第一半导体层进行湿蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部；在所述空洞部内形成第一绝缘膜；在形成有所述第一绝缘膜的所述半导体基材的上方整个面形成第二绝缘膜；对所述第二绝缘膜进行CMP处理，直至所述其他结晶层露出为止，所述绝缘层具有包围多个所述SOI形成区域、且在包围的范围内隔开一个所述SOI形成区域和其他所述SOI形成区域的平面形状。
这里，“半导体基材”例如是块硅(Si)基板。而且，“第一半导体层”例如是通过外延生长而获得的硅锗(SiGe)层，“第二半导体层”例如是通过外延生长而获得的Si层。此外，“支承体膜”、“第一绝缘膜”、“第二绝缘膜”例如是硅氧化膜(SiO2)。而且，“SOI形成区域”是从上侧形成由第二半导体层/第一绝缘膜/半导体基材所构成的SOI构造的区域。“CMP处理”是指利用了CMP(chemical mechanical polish)装置的平坦化处理。
若采用这样的构成，则在对第二绝缘膜进行CMP处理时，能靠近SOI形成区域地紧密配置作为CMP处理的阻挡层而发挥功能的多晶层。因此，能减少在SOI形成区域的凹陷量，可防止SOI形成区域的第二半导体层的无意的膜减少。
发明2的半导体装置通过如下过程而制成在半导体基材上选择性地形成绝缘层；在从所述绝缘层下露出的所述半导体基材上形成单晶的第一半导体层；在所述第一半导体层上形成湿蚀刻的选择比小于所述第一半导体层的单晶的第二半导体层，并且在所述绝缘层上形成与所述第二半导体层相同组成的多晶层；在所述第二半导体层和所述第一半导体层形成使所述半导体基材露出的孔；在所述半导体基材的上方整个面形成支承体膜，掩埋所述孔；在所述支承体膜上形成掩模图案，该掩模图案连续覆盖所述孔的至少一部分和所述SOI形成区域，并且覆盖在所述多晶层上，使此外的区域露出；以所述掩模图案为掩模，依次对所述支承体膜、所述第二半导体层和所述第一半导体层进行干蚀刻，在所述支承体膜下形成使所述第一半导体层的侧面露出的开口面；通过经由所述开口面对所述第一半导体层进行湿蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部；在所述空洞部内形成第一绝缘膜；在形成有所述第一绝缘膜的所述半导体基材的上方整个面形成第二绝缘膜；对所述第二绝缘膜进行CMP处理，直至所述其他结晶层露出为止，所述绝缘层具有包围一个或多个所述SOI形成区域、且在包围的范围内向所述SOI形成区域侧部分突出的平面形状。
若采用这样的构成，则在对第二绝缘膜进行CMP处理时，能靠近SOI形成区域地紧密配置作为CMP处理的阻挡层而发挥功能的多晶层。因此，能减少在SOI形成区域的凹陷量，可防止SOI形成区域的第二半导体层的无意的膜减少。
发明3的半导体装置通过如下过程而制成在半导体基材上选择性地形成绝缘层；在从所述绝缘层下露出的所述半导体基材上形成单晶的第一半导体层；在所述第一半导体层上形成湿蚀刻的选择比小于所述第一半导体层的单晶的第二半导体层，并且在所述绝缘层上形成与所述第二半导体层相同组成的多晶层；在所述第二半导体层和所述第一半导体层形成使所述半导体基材露出的孔；在所述半导体基材的上方整个面形成支承体膜，掩埋所述孔；在所述支承体膜上形成掩模图案，该掩模图案连续覆盖所述孔的至少一部分和所述SOI形成区域，并且覆盖在所述多晶层上，使此外的区域露出；以所述掩模图案为掩模，依次对所述支承体膜、所述第二半导体层和所述第一半导体层进行干蚀刻，在所述支承体膜下形成使所述第一半导体层的侧面露出的开口面；通过经由所述开口面对所述第一半导体层进行湿蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部；在所述空洞部内形成第一绝缘膜；在形成有所述第一绝缘膜的所述半导体基材的上方整个面形成第二绝缘膜；对所述第二绝缘膜进行CMP处理，直至所述其他结晶层露出为止，所述绝缘层具有包围多个所述SOI形成区域、且在包围的范围内隔开一个所述SOI形成区域与其他所述SOI形成区域、并向一个所述SOI形成区域或其他的SOI形成区域的至少一方侧部分突出的平面形状。
若采用这样的构成，则与发明1和2相比，能更加靠近SOI形成区域地紧密配置作为CMP处理的阻挡层而发挥功能的多晶层。因此，能减少在SOI形成区域的凹陷量，可防止SOI形成区域的第二半导体层的无意的膜减少。
发明4的半导体装置的制造方法包括在半导体基材上选择性地形成绝缘层的工序；在从所述绝缘层下露出的所述半导体基材上形成单晶的第一半导体层的工序；在所述第一半导体层上形成湿蚀刻的选择比小于所述第一半导体层的单晶的第二半导体层，并且在所述绝缘层上形成与所述第二半导体层相同组成的多晶层的工序；在所述第二半导体层和所述第一半导体层形成使所述半导体基材露出的孔的工序；在所述半导体基材的上方整个面形成支承体膜，掩埋所述孔的工序；在所述支承体膜上形成连续覆盖所述孔的至少一部分和所述SOI形成区域、并且覆盖在所述多晶层上、使此外的区域露出的掩模图案的工序；以所述掩模图案为掩模，依次对所述支承体膜、所述第二半导体层和所述第一半导体层进行干蚀刻，在所述支承体膜下形成使所述第一半导体层的侧面露出的开口面的工序；通过经由所述开口面对所述第一半导体层进行湿蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部的工序；在所述空洞部内形成第一绝缘膜的工序；在形成有所述第一绝缘膜的所述半导体基材的上方整个面形成第二绝缘膜的工序；和对所述第二绝缘膜进行CMP处理，直至所述其他结晶层露出的工序，在形成所述绝缘层的工序中，按照成为包围多个所述SOI形成区域、且在包围的范围内隔开一个所述SOI形成区域和其他所述SOI形成区域的平面形状的方式形成该绝缘层。
若采用这样的构成，则在对第二绝缘膜进行CMP处理时，能靠近SOI形成区域地紧密配置作为CMP处理的阻挡层而发挥功能的多晶层。因此，能减少在SOI形成区域的凹陷量，可防止SOI形成区域的第二半导体层的无意的膜减少。
发明5的半导体装置的制造方法，其特征在于，包括在半导体基材上选择性地形成绝缘层的工序；在从所述绝缘层下露出的所述半导体基材上形成单晶的第一半导体层的工序；在所述第一半导体层上形成湿蚀刻的选择比小于所述第一半导体层的单晶的第二半导体层，并且在所述绝缘层上形成与所述第二半导体层相同组成的多晶层的工序；在所述第二半导体层和所述第一半导体层形成使所述半导体基材露出的孔的工序；在所述半导体基材的上方整个面形成支承体膜，掩埋所述孔的工序；在所述支承体膜上形成连续覆盖所述孔的至少一部分和所述SOI形成区域、并且覆盖在所述多晶层上、使此外的区域露出的掩模图案的工序；以所述掩模图案为掩模，依次对所述支承体膜、所述第二半导体层和所述第一半导体层进行干蚀刻，在所述支承体膜下形成使所述第一半导体层的侧面露出的开口面的工序；通过经由所述开口面对所述第一半导体层进行湿蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部的工序；在所述空洞部内形成第一绝缘膜的工序；在形成有所述第一绝缘膜的所述半导体基材的上方整个面形成第二绝缘膜的工序；和对所述第二绝缘膜进行CMP处理，直至所述其他结晶层露出的工序，在形成所述绝缘层的工序中，按照成为包围一个或多个所述SOI形成区域、且在包围的范围内向所述SOI形成区域侧部分突出的平面形状的方式形成该绝缘层。
若采用这样的构成，则在对第二绝缘膜进行CMP处理时，能靠近SOI形成区域地紧密配置作为CMP处理的阻挡层而发挥功能的多晶层。因此，能减少在SOI形成区域的凹陷量，可防止SOI形成区域的第二半导体层的无意的膜减少。
图1是表示第一实施方式的半导体装置的制造方法的图(之一)；图2是表示第一实施方式的半导体装置的制造方法的图(之二)；图3是表示第一实施方式的半导体装置的制造方法的图(之三)；图4是表示第二实施方式的半导体装置的制造方法的图(之一)；图5是表示第二实施方式的半导体装置的制造方法的图(之二)；图6是表示第三实施方式的半导体装置的制造方法的图(之一)；图7是表示第三实施方式的半导体装置的制造方法的图(之二)；图8是表示现有例的图。
图中1、1a～1d-SOI形成区域，2a～2c-孔形成区域，10-元件形成区域，11-硅基板，13、13’、13”-元件分离层，13a～13d-突出部，21-SiGe层，23-Si层，24、24’、24”-外延多晶硅膜，24a～24d-突出部，31-支承体，41、43-SiO2膜。
具体实施例方式
下面，参照附图，对本发明的实施方式进行说明。
(1)第一实施方式图1～图3是表示本发明第一实施方式的半导体装置的制造方法的工序图。详细而言，图1(A)是表示在硅基板11上形成了元件分离层13后的半导体装置的俯视图，图1(B)是以A1～A’1线切断图1(A)的俯视图后的剖视图。图2(A)～(C)是表示图1(B)以后的工序的剖视图。图3(A)是表示对硅基板11的上方整个面进行CMP处理后的半导体装置的俯视图，图3(B)是以A2～A’2线切断图3(A)的俯视图后的剖视图。
在此，利用SBSI法制造半导体装置。即，如图1(A)和(B)所示，首先，在作为块硅晶片的硅基板11上形成从外侧包围元件形成区域10的元件分离层13。该元件分离层13是硅氧化膜(SiO2膜)，其形成按下述方式进行在形成于硅基板11表面的薄SiO2膜(未图示)上选择性地形成硅氮化膜(未图示)，利用该硅氮化膜选择性地对硅基板11进行氧化(即LOCOS法)。
在此，元件形成区域10包括形成SOI构造的区域(以下称“SOI形成区域”。)1a～1d、和形成用于对支承体进行保持的孔的区域(以下称“孔形成区域”。)2a～2c。如图1(A)所示，在一个元件形成区域10内，例如包括四个SOI形成区域1a～1d，各SOI形成区域1a～1d的俯视观察的形状(即，平面形状)例如为矩形。而且，孔形成区域2a～2c的平面形状也是矩形。对于SOI形成区域1a～1d而言，各自的四条边中相对的一对边与孔形成区域2a～2c的任意一个邻接。
如图1(A)和(B)所示，在此，使元件分离层13形成为规定形状。所谓规定形状例如是指如下的平面形状从外侧包围元件形成区域10，在包围的范围内隔开SOI形成区域1a和SOI形成区域1c，且隔开SOI形成区域1b和SOI形成区域1d。即，这里不仅在元件形成区域10的外侧配置元件分离层13，也在SOI形成区域1a和SOI形成区域1c之间配置元件分离层13，而且还在SOI形成区域1b和SOI形成区域1d之间配置元件分离层13。这里，所形成的元件分离层13的厚度例如为100～1000[nm]左右。
在通过LOCOS法形成了元件分离层13之后，从硅基板11上除去未图示的硅氮化膜和薄的SiO2膜。SiN膜的除去例如可通过利用了热磷酸等的湿蚀刻进行，薄的SiO2膜的除去例如可通过利用了稀氢氟酸等的干蚀刻进行。
接着，如图2(A)所示，在硅基板11上形成SiGe层21，在其上形成Si层23。SiGe层21和Si层23分别通过外延生长而形成。SiGe层21的膜厚例如为10～200[nm]左右，Si层23的膜厚例如为10～200[nm]左右。这里，在硅基板11的表面形成了单晶SiGe层21和单晶Si层23，但在由SiO2膜构成的元件分离层13上形成poly-SiGe层和poly-Si层24。
即，poly-Si层(即外延多晶硅膜)24与元件分离层13同样，形成为下述的平面形状包围四个SOI形成区域1a～1d，在包围的范围内隔开SOI形成区域1a和SOI形成区域1c，且隔开SOI形成区域1b和SOI形成区域1d。
接着，通过光刻法，例如使孔形成区域2露出，在硅基板11的上方形成覆盖除孔形成区域2以外的区域的抗蚀剂图案(未图示)。然后，以该抗蚀剂图案为掩模，对Si层23和SiGe层21进行干蚀刻，使孔形成区域2的硅基板11的表面露出。由此，完成了支承体的孔(未图示)。
接着，在硅基板11的上方整个面形成支承体膜，掩埋未图示的支承体用的孔。该支承体膜例如是SiO2膜，通过CVD等方法形成。支承体膜的膜厚例如是4000[]左右。然后，在支承体膜上形成抗蚀剂图案(未图示)，该抗蚀剂图案连续覆盖孔的一部分和SOI形成区域1a～1d(参照图1(A))，并且覆盖元件分离层13，使此外的区域露出。然后，以该抗蚀剂图案为掩模对支承体膜进行蚀刻，如图2(B)所示形成支承体31。
接着，依次对从支承体31下露出的Si层23和SiGe层21进行干蚀刻来将其除去。在支承体31膜的蚀刻中，例如使用含有CF4的气体作为蚀刻气体，在Si层23/SiGe层21的蚀刻中，例如使用包含Cl2和O2的气体作为蚀刻气体。由此，在支承体31下形成了使SiGe层21的侧面的一部分和Si层23的侧面的一部分露出的开口面(未图示)。
接着，通过形成于支承体31的开口面，使氟硝酸等蚀刻液与SiGe层21以及Si层23接触，从而仅蚀刻除去SiGe层21。由此，如图2(C)所示，在硅基板11与Si层23之间形成空洞部33。然后，对硅基板11进行热氧化。此时，O2等氧化种(oxidant)不仅到达从支承体31下露出的硅基板11的表面，而且还通过开口面到达空洞部33内。因此，如图3(B)所示，在空洞部33内形成SiO2膜41。该SiO2膜41是作为SOI构造一部分的BOX层。
然后，通过CVD等方法在硅基板11的上方整个面形成SiO2膜43，掩埋元件形成区域10中残留的孔等。在此，例如将SiO2膜43形成为500～1500[nm]左右的厚度。而且，对硅基板11的上方整个面进行CMP处理，直至外延多晶硅膜24露出。如图3(A)和(B)所示，在该平坦化处理中，元件分离层13上的外延多晶硅膜24作为对砂布(研磨垫)的阻挡层而发挥功能。
之后，对硅基板11实施利用了稀氢氟酸的湿蚀刻，除去支承体31，使Si层23表面露出。由此，在硅基板11上完成如下构造Si层23的上面露出，且Si层23的下方和侧方被SiO2膜43和支承体31元件分离(即，SOI构造)。
这样，根据本发明第一实施方式，使元件分离层13形成为如下的平面形状包围元件形成区域10，在包围的范围内隔开SOI形成区域1a和SOI形成区域1c，且隔开SOI形成区域1b和SOI形成区域1d。若采用这样的构成，则在对SiO2膜43进行CMP处理时，能靠近SOI形成区域1a～1d地紧密配置作为CMP处理的阻挡层而发挥功能的外延多晶硅膜24。
并且，能够使得经由SOI形成区域1a～1d的任意一个的外延多晶硅膜24的配置间隔L1(参照图3(A))比现有例的配置间隔L(参照图6。)小。因此，能减少在SOI形成区域1a～1d的凹陷量，可防止在SOI形成区域1a～1d的Si层23的无意的膜减少。
在该第一实施方式中，硅基板11对应于本发明的“半导体基材”，元件分离层13对应于本发明的“绝缘层”。而且，SiGe层21对应于本发明的“第一半导体层”，Si层23对应于本发明的“第二半导体层”，外延多晶硅膜24对应于本发明的“其他结晶层”。此外，SiO2膜41对应于本发明的“第一绝缘膜”，SiO2膜43对应于本发明的“第二绝缘膜”。
(2)第二实施方式图4和图5是表示本发明第二实施方式的半导体装置的制造方法的俯视图。详细而言，图4是表示在硅基板上形成了元件分离层13’后的半导体装置的俯视图，图5是表示对硅基板的上方整个面进行了CMP处理后的半导体装置的俯视图。在图4和图5中，对与图1(A)和图3(A)具有相同构成的部分标注相同的标记，并省略其详细说明。
在该第二实施方式中，与第一实施方式同样，通过LOCOS法在硅基板上形成元件分离层13’，但其平面形状如图4所示，成为“从外侧包围元件形成区域10，在包围的范围内隔开SOI形成区域1a和SOI形成区域1c，且隔开SOI形成区域1b和SOI形成区域1d，而且在SOI形成区域1a～1d侧分别具有部分突出的突出部13a～13d”的形状。即，元件分离层13’的平面形状是在第一实施方式中说明的元件分离层13上追加了突出部13a～13d后的形状。而且，在硅基板上形成这样的元件分离层13’之后，与第一实施方式同样，根据SBSI法在SOI形成区域1a～1d的硅基板上形成SOI构造。
若采用这样的构成，则形成于元件分离层13’上的外延多晶硅膜24’的平面形状如图5所示，也成为“从外侧包围元件形成区域10，在包围的范围内隔开SOI形成区域1a和SOI形成区域1c，且隔开SOI形成区域1b和SOI形成区域1d，而且在SOI形成区域1a～1d侧分别具有部分突出的突出部24a～24d”的形状。
因此，在对SiO2膜43(参照图3(B))进行CMP处理时，能更加靠近SOI形成区域1a～1d地紧密配置作为CMP处理的阻挡层而发挥功能的外延多晶硅膜24’，并且，能够使得经由SOI形成区域1a～1d的任意一个的外延多晶硅膜24’的配置间隔L2比第一实施方式的配置间隔L1(参照图3(A)。)小。因此，能减少在SOI形成区域1a～1d的凹陷量，可防止在SOI形成区域1a～1d的Si层23的无意的膜减少。
在该第二实施方式中，元件分离层13’对应于本发明的“绝缘层”，外延多晶硅膜24’对应于本发明的“其他结晶层”。此外的对应关系与第一实施方式相同。
(3)第三实施方式图6和图7是表示本发明第三实施方式的半导体装置的制造方法的图。详细而言，图6是表示在硅基板上形成了元件分离层13”后的半导体装置的俯视图，图7是表示对硅基板的上方整个面进行了CMP处理后的半导体装置的俯视图。在图6和图7中，对与图1(A)和图3(A)具有相同构成的部分标注相同的标记，并省略其详细说明。
在该第三实施方式中，与第一实施方式同样，通过LOCOS法在硅基板上形成元件分离层13”，但其平面形状如图6所示，成为“仅包围一个SOI形成区域1、和分别与其四条边中相对的一对边邻接的孔形成区域2a、2b，当俯视观察时在包围的范围内具有从上下部分突出到SOI形成区域1侧的突出部13a、13b”的形状。即，元件分离层13”的平面形状是在第一实施方式中说明的元件分离层13上追加了突出部13a和13b、且使SOI形成区域1孤立的形状。而且，在形成了这样的元件分离层13”之后，与第一实施方式同样，根据SBSI法在SOI形成区域1上形成SOI构造。
若采用这样的构成，则形成于元件分离层13”上的外延多晶硅膜24”的平面形状如图7所示，也成为“仅包围一个SOI形成区域1和孔形成区域2a、2b，当俯视观察时在包围的范围内具有从上下部分突出到SOI形成区域1侧的突出部13a、13b”的形状。因此，能够使得经由SOI形成区域1的外延多晶硅膜24”的配置间隔L3比第一实施方式的配置间隔L1(参照图3(A)。)小。因此，能减少在SOI形成区域1的凹陷量，可防止在SOI形成区域1的Si层23的无意的膜减少。
在该第三实施方式中，元件分离层13”对应于本发明的“绝缘层”，外延多晶硅膜24”对应于本发明的“其他结晶层”。此外的对应关系与第一实施方式相同。
权利要求
1.一种半导体装置，其通过如下过程而制成在半导体基材上选择性地形成绝缘层；在从所述绝缘层下露出的所述半导体基材上形成单晶的第一半导体层；在所述第一半导体层上形成湿蚀刻的选择比小于所述第一半导体层的单晶的第二半导体层，并且在所述绝缘层上形成与所述第二半导体层相同组成的多晶层；在所述第二半导体层和所述第一半导体层形成使所述半导体基材露出的孔；在所述半导体基材的上方整个面形成支承体膜，掩埋所述孔；在所述支承体膜上形成连续覆盖所述孔的至少一部分和所述SOI形成区域、并且覆盖在所述多晶层上、使此外的区域露出的掩模图案；以所述掩模图案为掩模，依次对所述支承体膜、所述第二半导体层和所述第一半导体层进行干蚀刻，在所述支承体膜下形成使所述第一半导体层的侧面露出的开口面；通过经由所述开口面对所述第一半导体层进行湿蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部；在所述空洞部内形成第一绝缘膜；在形成有所述第一绝缘膜的所述半导体基材的上方整个面形成第二绝缘膜；对所述第二绝缘膜进行CMP处理，直至所述其他结晶层露出，其中，所述绝缘层具有包围多个所述SOI形成区域、且在包围的范围内隔开一个所述SOI形成区域和其他的所述SOI形成区域的平面形状。
2.一种半导体装置，其通过如下过程而制成在半导体基材上选择性地形成绝缘层；在从所述绝缘层下露出的所述半导体基材上形成单晶的第一半导体层；在所述第一半导体层上形成湿蚀刻的选择比小于所述第一半导体层的单晶的第二半导体层，并且在所述绝缘层上形成与所述第二半导体层相同组成的多晶层；在所述第二半导体层和所述第一半导体层形成使所述半导体基材露出的孔；在所述半导体基材的上方整个面形成支承体膜，掩埋所述孔；在所述支承体膜上形成连续覆盖所述孔的至少一部分和所述SOI形成区域、并且覆盖在所述多晶层上、使此外的区域露出的掩模图案；以所述掩模图案为掩模，依次对所述支承体膜、所述第二半导体层和所述第一半导体层进行干蚀刻，在所述支承体膜下形成使所述第一半导体层的侧面露出的开口面；通过经由所述开口面对所述第一半导体层进行湿蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部；在所述空洞部内形成第一绝缘膜；在形成有所述第一绝缘膜的所述半导体基材的上方整个面形成第二绝缘膜；和对所述第二绝缘膜进行CMP处理，直至所述其他结晶层露出，其中，所述绝缘层具有包围一个或多个所述SOI形成区域、且在包围的范围内向所述SOI形成区域侧部分突出的平面形状。
3.一种半导体装置，其通过如下过程而制成在半导体基材上选择性地形成绝缘层；在从所述绝缘层下露出的所述半导体基材上形成单晶的第一半导体层；在所述第一半导体层上形成湿蚀刻的选择比小于所述第一半导体层的单晶的第二半导体层，并且在所述绝缘层上形成与所述第二半导体层相同组成的多晶层；在所述第二半导体层和所述第一半导体层形成使所述半导体基材露出的孔；在所述半导体基材的上方整个面形成支承体膜，掩埋所述孔；在所述支承体膜上形成连续覆盖所述孔的至少一部分和所述SOI形成区域、并且覆盖在所述多晶层上、使此外的区域露出的掩模图案；以所述掩模图案为掩模，依次对所述支承体膜、所述第二半导体层和所述第一半导体层进行干蚀刻，在所述支承体膜下形成使所述第一半导体层的侧面露出的开口面；通过经由所述开口面对所述第一半导体层进行湿蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部；在所述空洞部内形成第一绝缘膜；在形成有所述第一绝缘膜的所述半导体基材的上方整个面形成第二绝缘膜；对所述第二绝缘膜进行CMP处理，直至所述其他结晶层露出，其中，所述绝缘层具有包围多个所述SOI形成区域、且在包围的范围内隔开一个所述SOI形成区域与其他所述SOI形成区域、向一个所述SOI形成区域或其他的SOI形成区域的至少一方侧部分突出的平面形状。
4.一种半导体装置的制造方法，包括在半导体基材上选择性地形成绝缘层的工序；在从所述绝缘层下露出的所述半导体基材上形成单晶的第一半导体层的工序；在所述第一半导体层上形成湿蚀刻的选择比小于所述第一半导体层的单晶的第二半导体层，并且在所述绝缘层上形成与所述第二半导体层相同组成的多晶层的工序；在所述第二半导体层和所述第一半导体层形成使所述半导体基材露出的孔的工序；在所述半导体基材的上方整个面形成支承体膜，掩埋所述孔的工序；在所述支承体膜上形成连续覆盖所述孔的至少一部分和所述SOI形成区域、并且覆盖在所述多晶层上、使此外的区域露出的掩模图案的工序；以所述掩模图案为掩模，依次对所述支承体膜、所述第二半导体层和所述第一半导体层进行干蚀刻，在所述支承体膜下形成使所述第一半导体层的侧面露出的开口面的工序；通过经由所述开口面对所述第一半导体层进行湿蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部的工序；在所述空洞部内形成第一绝缘膜的工序；在形成有所述第一绝缘膜的所述半导体基材的上方整个面形成第二绝缘膜的工序；和对所述第二绝缘膜进行CMP处理，直至所述其他结晶层露出的工序，在形成所述绝缘层的工序中，按照成为包围多个所述SOI形成区域、且在包围的范围内隔开一个所述SOI形成区域和其他所述SOI形成区域的平面形状的方式形成该绝缘层。
5.一种半导体装置的制造方法，包括在半导体基材上选择性地形成绝缘层的工序；在从所述绝缘层下露出的所述半导体基材上形成单晶的第一半导体层的工序；在所述第一半导体层上形成湿蚀刻的选择比小于所述第一半导体层的单晶的第二半导体层，并且在所述绝缘层上形成与所述第二半导体层相同组成的多晶层的工序；在所述第二半导体层和所述第一半导体层形成使所述半导体基材露出的孔的工序；在所述半导体基材的上方整个面形成支承体膜，掩埋所述孔的工序；在所述支承体膜上形成连续覆盖所述孔的至少一部分和所述SOI形成区域、并且覆盖在所述多晶层上、使此外的区域露出的掩模图案的工序；以所述掩模图案为掩模，依次对所述支承体膜、所述第二半导体层和所述第一半导体层进行干蚀刻，在所述支承体膜下形成使所述第一半导体层的侧面露出的开口面的工序；通过经由所述开口面对所述第一半导体层进行湿蚀刻，在所述第二半导体层与所述半导体基材之间形成空洞部的工序；在所述空洞部内形成第一绝缘膜的工序；在形成有所述第一绝缘膜的所述半导体基材的上方整个面形成第二绝缘膜的工序；和对所述第二绝缘膜进行CMP处理，直至所述其他结晶层露出的工序，在形成所述绝缘层的工序中，按照成为包围一个或多个所述SOI形成区域、且在包围的范围内向所述SOI形成区域侧部分突出的平面形状的方式形成该绝缘层。
全文摘要
一种根据SBSI法制造的半导体装置，其中，使元件分离层(13)形成为“包围元件形成区域(10)，在包围的范围内隔开SOI形成区域(1a)和SOI形成区域(1c)，且隔开SOI形成区域(1b)和SOI形成区域(1d)”的平面形状。若采用这样的构成，则作为CMP处理的阻挡层而发挥功能的外延多晶硅膜(24)的平面形状也成为与元件分离层(13)大致相同的形状。因此，在对SiO
文档编号H01L21/762GK101030584SQ200710005718
公开日2007年9月5日 申请日期2007年2月13日 优先权日2006年3月1日
发明者加藤达 申请人:精工爱普生株式会社