专利名称：半导体装置及其制造方法
技术领域：
本发明涉及使ESD(Electro-Static Discharge静电放电)容量提高的半导体装置及其制造方法。
背景技术：
作为以往的半导体装置的一实施例，公知有如下的电涌保护元件。例如，在矩形或大致矩形的焊盘的四边附近各配置一个、共四个电涌保护元件。焊盘与各电涌保护元件的一个电极通过配线连接，并且将流过电涌电流的配线与各电涌保护元件的另一电极通过配线连接。另外，焊盘的电位经由配线向内部电路供给。并且，各电涌保护元件例如是齐纳二极管、PMOS二极管或NMOS二极管。根据该结构，通过使施加在焊盘上的电涌电流分散到焊盘周边配置的各电涌保护元件而提高电涌破坏耐性(例如参照专利文献1)。
作为以往的半导体装置的一实施例，公知有如下的内设有电涌保护元件的绝缘栅型双极晶体管。例如，在作为集极层的P型半导体基板上形成有作为漂移层的N型外延层。在用作内部元件部分的N型外延层上形成作为沟道区域的P型扩散层，在P型扩散层上形成有作为发射极区域的N型扩散层。另外，在用作电极焊盘或场电极部的N型外延层上形成有与作为沟道区域的P型外延层形状相同的P型扩散层。该结构在集极上施加有ESD电涌的情况下，芯片整体产生均等的雪崩击穿。并且，防止电流向一部分区域集中，提高芯片整体对ESD的电涌容量(例如参照专利文献2)。
专利文献1日本特开2002-313947号公报(第10～11页、第11～13图)专利文献2日本特开2003-188381号公报(第5～6页、第1～3图)但是，以往的半导体装置中，公知有如下的结构如上所述，在焊盘周边配置多个电涌保护元件，施加在焊盘上的电涌电流向各电涌保护元件分散。通过该结构，防止电涌电流流入内部电路，破坏内部电路。但是，由于电涌电流的大小等原因，仅通过焊盘周边的电涌保护元件是不能够解决问题的，仍存在电涌电流流入内部电路，破坏内部电路的问题。
另外，以往的半导体装置中，还存在以下问题。如上所述，例如，当在集极上施加ESD电涌的情况下，芯片整体均等地产生电子雪崩击穿。由于该结构在施加有ESD电涌时，在内部元器件部分也产生电子雪崩击穿，所以由施加的ESD电涌的大小，会使内部元器件部分破坏。
发明内容
本发明是鉴于上述问题而研发的，其目的在于提供一种半导体装置，其具有半导体层；形成在所述半导体层上的MOS晶体管；构成所述MOS晶体管的作为背栅区域使用的扩散层与作为漏极区域使用的所述半导体层的结区域的第一结区域；以及保护元件，配置在所述MOS晶体管的形成区域的周围，具有结击穿电压比所述第一结区域的结击穿电压低的第二结区域。因此，本发明中，保护元件的第二结区域比MOS晶体管的第一结区域先击穿，根据该结构能够保护MOS晶体管不受过电压的影响。
另外，本发明的半导体装置具有划分所述半导体层的分离区域，所述MOS晶体管形成在由所述分离区域所划分的区域上，所述保护元件利用包围所述MOS晶体管的形成区域的周围的所述分离区域来形成。因此，本发明中，保护元件利用分离区域来形成，根据该结构，由过电压产生的电流经由分流区域流入基板，从而分散。
另外，本发明的半导体装置中，所述半导体层通过在一导电型半导体基板上层叠一层或多层逆导电型外延层而构成，所述第二结区域由与作为所述背栅区域的扩散层配线连接的第一个一导电型扩散层和形成在所述外延层上的逆导电型扩散层构成，所述逆导电型扩散层与连接于所述半导体基板上的第二个一导电型扩散层重叠配置。因此，本发明中，由过电压产生的电流经由与基板连接的一导电型扩散层而流入基板，从而分散。
另外，本发明的半导体装置具有划分所述半导体层的分离区域，所述第二个一导电型扩散层是构成所述分离区域的扩散层。因此，本发明中，由过电压产生的电流经由分离区域向基板分散。另外，通过利用分离区域，能够在各半导体元件上形成专用的保护元件。
另外，本发明的半导体装置中，所述第一个一导电型扩散层和所述逆导电型扩散层与所述分离区域的形成区域配合而以一环状配置在所述MOS晶体管的形成区域的周围。因此，在本发明中，通过利用分离区域，能够防止由过电压产生的电流在保护元件上电流集中。
另外，本发明的半导体装置，所述保护元件进行双极晶体管动作。因此，本发明中，保护元件进行双极晶体管动作，所以能够提高保护元件的电流能力。
本发明还提供一种半导体装置的制造方法，在一导电型半导体基板上形成一层或多层逆导电型外延层，形成将所述外延层划分成多个元件形成区域的分离区域，在所述多个元件形成区域的一区域上形成MOS晶体管，其特征在于，在所述MOS晶体管的形成区域的周围形成第一个一导电型扩散层，并形成逆导电型扩散层，使所述第一个一导电型扩散层以及构成所述分离区域的第二个一导电型扩散层分别与所述逆导电型扩散层的一部分区域重叠，在所述外延层上由配线层连接作为所述MOS晶体管的背栅区域的扩散层和所述第一个一导电型扩散层。因此，本发明中，通过在MOS晶体管的形成区域的周围形成保护元件，从而能够保护MOS晶体管不受过电压影响。
另外，本发明的半导体装置的制造方法中，作为所述MOS晶体管的背栅区域的扩散层和所述第一个一导电型扩散层由共同工序形成。因此，本发明中，由共同工序形成背栅用的扩散层和保护元件用的扩散层，从而能够降低制造成本。
本发明中，MOS晶体管的周围形成具有先于MOS晶体管的结区域击穿的结区域的保护元件。根据该结构，能够保护MOS晶体管不受过电压的影响。
另外，本发明中，MOS晶体管周围形成的保护元件进行双极晶体管动作。根据该结构，能够提高由过电压产生的电流排出的功率。
另外，本发明中，具有先于MOS晶体管的结区域击穿的结区域的保护元件经由分离区域与基板连接。根据该结构，由过电压产生的电流能够流入基板，而在基板中分散。
另外，本发明中，具有先于MOS晶体管的结区域击穿的结区域的保护元件利用分离区域形成。根据该结构，各元件形成区域上能够形成适应于各半导体元件的保护元件。
图1是说明本发明的实施方式的半导体装置的剖面图。
图2是说明本发明的实施方式的半导体装置的保护元件的特性的图。
图3是说明本发明的实施方式的半导体装置的剖面图。
图4是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图5是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图6是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图7是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图8是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图9是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图10是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图11是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图12是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图13是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图14是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图15是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图16是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图17是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图18是说明本发明的实施方式的半导体装置的制造方法的剖面图。
附图标记说明1N沟道型MOS晶体管2P型单晶硅基板3N型外延层4分离区域5分离区域32PN结区域33PN结区域34PN结区域35PN结区域71P沟道型MOS晶体管
具体实施例方式
下面，参照附图1～2详细说明本发明的一实施方式的半导体装置。图1是用于说明本实施方式的半导体装置的剖面图。图2是用于说明本实施方式的保护元件的特性的图。
如图1所示，N沟道型MOS晶体管1主要包括P型单晶硅基板2、N型外延层3、分离区域4、5、N型掩埋扩散层6、用作漏极区域的N型扩散层7、8、9、用作背栅区域的P型扩散层10、11、12、13、用作源极区域的N型扩散层14、15、16、17、栅氧化膜18、栅电极19、20、21、22。
N型外延层3形成在P型单晶硅基板2上。另外，本实施方式中，表示的虽是在基板2上形成一层外延层3的情况，但是不限定于该情况。例如也可以是在基板上面层叠多个外延层。
分离区域4、5形成在基板2和外延层3上。外延层3由分离区域4、5划分为多个元件形成区域。例如，分离区域4、5形成一环状以围着MOS晶体管1的形成区域。
N型掩埋扩散层6跨设形成在基板2和外延层3的两区域。如图所示，N型掩埋扩散层6跨设形成在由分离区域4、5划分开的MOS晶体管1的形成区域上。
N型扩散层7、8、9形成在外延层3上。N型扩散层7、8、9用作漏极区域。另外，N型扩散层7、9也可以在N型扩散层8周围形成一环状。
P型扩散层10、11、12、13形成在外延层3上。P型扩散层10、11、12、13用作背栅区域。另外，P型扩散层10、12也可以在N型扩散层8周围形成一环状。另外，P型扩散层11、13也可以在N型扩散层8周围形成一环状。
N型扩散层14、15形成在P型扩散层10上，N型扩散层16、17形成在P型扩散层12上。N型扩散层14、15、16、17用作源极区域。如图所示，N型扩散层14、15配线成与P型扩散层10、11同电位。另外，N型扩散层16、17配线成与P型扩散层12、13同电位。另外，N型扩散层14、17也可以在N型扩散层8的周围形成一环状。另外，N型扩散层15、16也可以在N型扩散层8的周围形成一环状。
栅氧化膜18形成在外延层3表面。
栅电极19、20、21、22形成在栅氧化膜18上。栅电极19、20、21、22例如由多晶硅膜、钨硅化合物(タングステンシリサイド)膜等构成所希望的膜厚。并且，位于栅电极19、20、21、22下方的P型扩散层10、12用作沟道区域。另外，栅电极19、22还可以形成一环状。另外，栅电极20、21还可以形成为一环状。
LOCOS(Local Oxidation of Silicon硅的局部氧化)氧化膜23、24、25形成在外延层3上，在LOCOS氧化膜23、24、25的平坦部分其膜厚为例如3000～10000左右。
P型扩散层26、27形成在外延层3上。P型扩散层26、27在由分离区域4、5划分的区域内配置在MOS晶体管1的形成区域的周围。并且，如图所示，P型扩散层26、27配线成与MOS晶体管1的背栅电位同电位。另外，P型扩散层26、27也可以与分离区域4、5的配置区域配合而以一环状配置在MOS晶体管1的形成区域的周围。
N型扩散层28、29形成在外延层3上。N型扩散层28、29至少一部分区域分别与P型扩散层26、27重叠而形成。另外，N型扩散层28、29至少其一部分区域分别与构成分离区域4、5的P型扩散层30、31重叠而形成。并且，N型扩散层28、29未直接与外延层3上的配线层(未图示)连接，而是经由外延层3实质上被施加漏极电位。另外，N型扩散层28、29也可以与分离区域4、5的配置区域配合而以一环状配置在MOS晶体管1的形成区域周围。
接着，如粗实线所示，形成有作为MOS晶体管1的背栅区域的P型扩散层11、13和作为漏极区域的N型外延层3的PN结区域32、33。如上所述，在P型扩散层11、13上施加与源极电位同电位的背栅电位。另一方面，在N型外延层3上经由N型扩散层7、8、9施加漏极电位。即，在MOS晶体管1的PN结区域32、33上施加反偏压。
另外，如粗实线所示，在MOS晶体管1的形成区域的周围形成有P型扩散层26、27和N型扩散层28、29的PN结区域34、35。如上所述，在P型扩散层26、27上由外延层3上的配线层而施加与背栅电位相同的电位。另一方面，N型扩散层28、29上经由外延层3实质上施加漏极电位。即，PN结区域34、35上施加实质上与PN结区域32、33相同条件的反偏压。
在此，PN结区域34、35形成得比PN结区域32、33的结击穿电压低。具体地，例如，P型扩散层11、13、26、27由共同工序形成，形成为相同的杂质浓度的结构。这种情况下，PN结区域34、35中，通过在N型外延层3上形成N型扩散层28、29，N型区域侧的杂质浓度变高。即，通过调整N型扩散层28、29的杂质浓度，使PN结区域34、35的结击穿电压低于PN结区域32、33的结击穿电压。另外，在P型扩散层11、13和P型扩散层26、27以不同工序形成的结构中，通过调整P型扩散层11、13、26、27的杂质浓度，同样使PN结区域34、35的结击穿电压低于PN结区域32、33的结击穿电压。另外，PN结区域34、35具有能够承受MOS晶体管1动作时施加的源极漏极间的电压的结击穿电压。
根据该结构，例如，当在MOS晶体管1的源极用的焊盘上施加过电压例如负的ESD电涌的情况下，PN结区域32、33击穿之前，PN结区域34、35击穿。并且，由于击穿电流流过PN结区域34、35，从而能防止PN结区域32、33的破坏，保护MOS晶体管1不受ESD电涌的影响。即，通过使具有PN结区域34、35的保护元件对ESD电涌动作，从而能保护MOS晶体管1。
进而，具有PN结区域34、35的保护元件通过与分离区域4、5的配置区域配合而配置P型扩散层26、27和N型扩散层28、29，从而使PN结区域34、35形成在宽广的区域。根据该结构，能够防止击穿电流集中在PN结区域34、35上，所以能够抑制具有PN结区域34、35的保护元件的破坏。
进而，具有PN结区域34、35的保护元件，在由分离区域4、5划分的元件形成区域内利用分离区域4、5构成。根据该结构，保护元件能够对应于在由分离区域划分的元件形成区域上形成的各半导体元件而决定其结击穿电压。即，能够将适于各自的半导体元件的保护元件分别配置，而能够保护各半导体元件不受ESD电涌的影响。例如，即使在源电极用的焊盘周围配置ESD电涌保护元件的情况下，也进一步在各半导体元件的形成区域上形成上述保护元件，从而能够更可靠地保护半导体元件。另外，在各元件形成区域内利用分离区域组装保护元件，从而能够有效利用芯片的实际动作区域。
图2中，横轴表示PNP晶体管的集极-发射极间电压(VCE)，纵轴表示PNP晶体管的集极-发射极间电流(ICE)。另外，图2表示PNP晶体管的数据，其以P型扩散层26、27(参照图1)为发射极区域，以N型扩散层28、29(参照图1)为基极区域，以P型扩散层30、31、36、37(参照图1)为集极区域。
如上所述，形成PN结区域34、35的N型扩散层28、29也与P型扩散层30、31重叠形成。并且，P型扩散层30、31、36、37由于构成分离区域4、5，所以与基板2电连接。根据该结构，在具有PN结区域34、35的保护元件中，作为由P型扩散层26、27、N型扩散层28、29和P型扩散层30、31、36、37构成的PNP晶体管动作。
例如，考虑到在MOS晶体管1的源电极用的焊盘上施加负的ESD电涌的情况。由于PN结区域34、35击穿而在PNP晶体管的基极-发射极间流动电流，PNR晶体管ON动作。并且，由于PNP晶体管ON动作使得击穿电流流入基板2。即，在具有PN结区域34、35的保护元件中，双极晶体管动作使得击穿电流流入基板2，在基板2分散。
这时，如图2所示，PNP晶体管的集极-发射极间施加反偏压，例如，VCE为42(V)，则PNP晶体管ON动作。并且，PNP晶体管ON动作使得作为集极区域的P型扩散层30、31、36、37电导率调制，电阻值大幅度降低，电流能力提高。即，具有PN结区域34、35的保护元件双极晶体管动作使得击穿电流流入基板2的能力提高。
另外，如图1所示，在分离区域4、5中流入击穿电流，从而分离区域4、5和基板2的电位变动，但通过保护元件的双极晶体管动作而能够抑制分离区域4、5和基板2的电位变动幅度。并且，通过基板2的电位变动而能够防止在其他元件形成区域上形成的半导体元件误动作。
另一方面，例如，在MOS晶体管1的源电极用的焊盘上施加正的ESD电涌的情况下，PN结区域32、33和PN结区域34、35上施加正偏压。这种情况下，如上所述，PN结区域34、35侧由N型扩散层28、29而变为低电阻区域。另外，P型扩散层26、27和N型扩散层28、29与分离区域4、5配合而配置在宽广的区域，从而电流路径宽度变宽，在PN结区域34、35侧进一步成为低电阻区域。根据该结构，通过施加正的ESD电涌而产生的电流主要经由PN结区域34、35而流入基板2。这时，具有PN结区域34、35的保护元件也进行双极晶体管动作，而提高电流流入基板2的能力。并且，PN结区域32、33中，能够防止由于施加正的ESD电涌而产生的电流的集中导致的破坏，保护MOS晶体管1。
接着，参照图4～图11详细说明本发明的一实施方式的半导体装置的制造方法。图4～图11是用于说明本实施方式的半导体装置的制造方法的剖面图。另外，图4～图11中，说明图1所示的半导体装置的制造方法。
首先，如图4所示，准备P型单晶硅基板2。在基板2上形成氧化硅膜40，以在N型掩埋扩散层6的形成区域上形成开口部的方式而有选择地除去氧化硅膜40。并且，以氧化硅膜40作为掩模使用，在基板2的表面上用旋涂法涂敷含有N型杂质例如锑(Sb)的浆液41。之后，将锑(Sb)热扩散，形成N型扩散层6后，除去氧化硅膜40和浆液41。
接着，如图5所示，在基板2上形成氧化硅膜42，在氧化硅膜42上形成光致抗蚀剂43。并且，用公知的光刻技术，在将要形成P型掩埋扩散层36、37的区域上的光致抗蚀剂43上形成开口部。之后，从基板2的表面以加速电压40～180(keV)、导入量1.0×1013～1.0×1016(/cm2)离子注入P型杂质例如硼(B)。然后，除去光致抗蚀剂43，进行热扩散，形成P型掩埋扩散层36、37后，除去氧化硅膜42。
接着，如图6所示，将基板2配置在气相外延生长装置的接受器上，在基板2上形成N型外延层3。气相外延生长装置主要由气体供给系统、反应炉、排气系统、控制系统构成。本实施方式中，通过使用立式反应炉，从而能够提高外延层的膜厚的均匀性。通过该外延层3的形成工序的热处理使N型掩埋扩散层6和P型掩埋扩散层36、37热扩散。
接着，使用公知的光刻技术，在外延层3上形成P型扩散层30、31。在外延层3上形成氧化硅膜44，在氧化硅膜44上形成光致抗蚀剂45。然后，用公知的光刻技术，在将要形成N型扩散层28、29的区域上的光致抗蚀剂45上形成开口部。然后，从外延层3的表面以加速电压40～180(keV)、导入量1.0×1013～1.0×1016(/cm2)离子注入N型杂质例如磷(P)。之后，除去光致抗蚀剂45并进行热扩散，形成N型扩散层28、29。另外，N型扩散层28、29的杂质浓度被调整为使得PN结区域34、35(参照图1)的结击穿电压比PN结区域32、33(参照图1)的结击穿电压低。
接着，如图7所示，在氧化硅膜44上形成光致抗蚀剂46。用公知的光刻技术，在将要形成P型扩散层26、27的区域上的光致抗蚀剂46上形成开口部。然后，从外延层3的表面以加速电压30～200(keV)、导入量1.0×1016～1.0×1018(/cm2)离子注入P型杂质例如硼(B)。之后，除去光致抗蚀剂46并进行热扩散，形成P型扩散层26、27后，除去氧化硅膜44。另外，P型扩散层26、27的杂质浓度被调整为使得PN结区域34、35(参照图1)的结击穿电压比PN结区域32、33(参照图1)的结击穿电压低。
接着，如图8所示，在外延层3的所希望的区域上形成LOCOS氧化膜23、24、25。然后，在外延层3表面堆积氧化硅膜、多晶硅膜以及钨硅膜。用公知的光刻技术，选择性地除去氧化硅膜、多晶硅膜以及钨硅膜，形成栅氧化膜18和栅电极19、20、21、22。之后，在用作栅氧化膜18的氧化硅膜上形成光致抗蚀剂47。用公知的光刻技术，在将要形成P型扩散层10、12的区域上的光致抗蚀剂47上形成开口部。然后，从外延层3的表面以加速电压30～200(keV)、导入量1.0×1014～1.0×1016(/cm2)离子注入P型杂质例如硼(B)。除去光致抗蚀剂47并进行热扩散，形成P型扩散层10、12。
接着，如图9所示，在用作栅氧化膜18的氧化硅膜上形成光致抗蚀剂48。用公知的光刻技术，在将形成P型扩散层11、13的区域上的光致抗蚀剂48上形成开口部。然后，从外延层3的表面以加速电压30～200(keV)、导入量1.0×1016～1.0×1018(/cm2)离子注入P型杂质例如硼(B)。之后，除去光致抗蚀剂48并进行热扩散，形成P型扩散层11、13。
接着，如图10所示，在用作栅氧化膜18的氧化硅膜上形成光致抗蚀剂49。用公知的光刻技术，在将形成N型扩散层7、8、9、14、15、16、17的区域上的光致抗蚀剂49上形成开口部。然后，从外延层3的表面以加速电压70～190(keV)、导入量1.0×1014～1.0×1016(/cm2)离子注入N型杂质例如磷(P)。之后，除去光致抗蚀剂49并进行热扩散，形成N型扩散层7、8、9、14、15、16、17。
接着，如图11所示，在外延层3上作为绝缘层50堆积例如BPSG(BoronPhospho Silicate Glass硼磷硅玻璃)膜、SOG(Spin On Glass旋涂玻璃)膜等。然后，用公知的光刻技术，例如通过采用CHF3或CF4类的气体的干蚀刻在绝缘层50上形成接触孔51、52、53、54、55、56。在接触孔51、52、53、54、55、56上选择性地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜，形成源极57、58、漏极59、60、61以及与P型扩散层26连接的电极62。
另外，本实施方式中，说明了P型扩散层11、13和P型扩散层26、27由不同的工序形成的情况，但是本发明不限定于此情况。例如，也可以是P型扩散层11、13、26、27由共同工序形成的情况。这种情况下，P型扩散层11、13、26、27成为以相同条件形成的扩散层，形成杂质浓度实质上相同的扩散层。结果，通过调整N型扩散层28、29的形成条件例如杂质浓度，使PN结区域34、35的结击穿电压比PN结区域32、33的结击穿电压低。即，由于根据N型扩散层28、29的形成条件决定结击穿电压，所以结击穿电压的调整变得容易。另外，在不脱离本发明的宗旨的范围内可以作各种变更。
接着，参照图3详细说明作为本发明的一实施方式的半导体装置。图3是用于说明本实施方式的半导体装置的剖面图。
如图3所示，P沟道型MOS晶体管71主要由P型单晶硅基板72、N型外延层73、分离区域74、75、N型掩埋扩散层76、用作漏极区域的P型扩散层77、78、79、用作背栅区域的N型扩散层80、81和用作源极区域的P型扩散层82、83、84、85、栅氧化膜86、栅电极87、88、89、90构成。
N型外延层73形成在P型单晶硅基板72上。另外，本实施方式中，表示了基板72上形成一层外延层73的情况，但是本发明不限定于此情况。例如也可以是在基板上面层叠多个外延层的情况。
分离区域74、75形成在基板72和外延层73上。外延层73由分离区域74、75划分为多个元件形成区域。例如，分离区域74、75形成为包围MOS晶体管71的形成区域的一环状。
N型掩埋扩散层76跨设形成在基板72和外延层73的两区域上。如图所示，N型掩埋扩散层76跨设形成在由分离区域74、75划分的MOS晶体管71的形成区域上。
P型扩散层77、78、79形成在外延层73上。P型扩散层77、78、79用作漏极区域。另外，P型扩散层77、79也可以在P型扩散层78的周围形成为一环状。
N型扩散层80、81形成在外延层73上。N型扩散层80、81用作背栅引出区域。另外，N型扩散层80、81也可以在P型扩散层78的周围形成为一环状。
P型扩散层82、83、84、85形成在外延层73上。P型扩散层82、83、84、85用作源极区域。如图所示，P型扩散层82、83配线成与N型扩散层80同电位。另外，P型扩散层84、85配线成与N型扩散层81同电位。另外，P型扩散层82、85也可以在P型扩散层78的周围形成为一环状。另外，P型扩散层83、84也可以在P型扩散层78的周围形成为一环状。
栅氧化膜86形成在外延层73表面上。
栅电极87、88、89、90形成在栅氧化膜86上。栅电极87、88、89、90例如由多晶硅膜、钨硅化合物膜等形成所希望的膜厚。并且，位于栅电极87、88、89、90下方的N型外延层73用作沟道区域。另外，栅电极87、90也可以形成为一环状。另外，栅电极88、89也可以形成为一环状。
LOCOS(Local Oxidation of Silicon)氧化膜91、92、93形成在外延层73上。LOCOS氧化膜91、92、93的平坦部分上其膜厚例如是3000～10000左右。
P型扩散层94、95形成在外延层73上。P型扩散层94、95在由分离区域74、75划分的区域上配置在MOS晶体管71的形成区域的周围。并且，如图所示，P型扩散层94、95配线成与MOS晶体管71的漏极电位相同电位。另外，P型扩散层94、95也可以与分离区域74、75的配置区域配合而以一环状配置在MOS晶体管71的形成区域的周围。
N型扩散层96、97形成在外延层73上。N型扩散层96、97分别使得至少一部分区域与P型扩散层94、95重叠而形成。另外，N型扩散层96、97分别形成使得至少一部分区域与构成分离区 域74、75的P型扩散层98、99重叠。并且，N型扩散层96、97虽然未与外延层73上的配线层(未图示)直接连接，但是经由外延层73实质上施加背栅电位。另外，N型扩散层96、97也可以是与分离区域74、75的配置区域配合而以一环状配置在MOS晶体管71的形成区域的周围。
接着，如粗实线所示，形成作为MOS晶体管71的漏极区域的P型扩散层77、78、79和作为背栅区域的N型外延层73的PN结区域100、101、102。然后，在P型扩散层77、78、79上施加漏极电位。另一方面，在N型外延层73上经由N型扩散层80、81施加背栅电位。例如，在MOS晶体管71中，漏极电位是接地电位，源极电位是电源电位。即，MOS晶体管71的PN结区域100、101、102上施加反偏压。
另外，如粗实线所示，在MOS晶体管71的形成区域的周围形成P型扩散层94、95和N型扩散层96、97的PN结区域103、104。如上所述，在P型扩散层94、95上由外延层73上的配线层施加漏极电位。另一方面，在N型扩散层96、97上经由外延层73上实质上施加背栅电位。即，在PN结区域103、104上施加与PN结区域100、101、102实质上同条件的反偏压。
在此，PN结区域103、104比PN结区域100、101、102的结击穿电压形成得低。具体地，PN结区域103、104中，在外延层73上形成N型扩散层96、97，使N型区域侧的杂质浓度变高。即，通过调整N型扩散层96、97的杂质浓度，使PN结区域103、104的结击穿电压低于PN 100、101、102的结击穿电压。另外，通过调整P型扩散层77、78、79的杂质浓度和P型扩散层94、95的杂质浓度，同样使PN结区域103、104的结击穿电压低于PN结区域100、101、102的结击穿电压。另外，PN结区域103、104具有承受MOS晶体管71动作时施加的源极-漏极间电压的结击穿电压。
根据该结构，例如，在MOS晶体管71的漏极用的焊盘上施加过电压例如负的ESD电涌的情况下，PN结区域100、101、102击穿前，PN结区域103、104击穿。并且，由于击穿电流流过PN结区域103、104，从而防止PN结区域100、101、102的破坏，能够保护MOS晶体管71不受ESD电涌影响。即，具有PN结区域103、104的保护元件相对ESD电涌动作，从而能够保护MOS晶体管71。
进而，具有PN结区域103、104的保护元件，通过与分离区域74、75的配置区域配合而配置P型扩散层94、95和N型扩散层96、97，从而能够跨越宽广的区域形成PN结区域103、104。根据该结构，能够防止击穿电流集中于PN结区域103、104，所以能够抑制具有PN结区域103、104的保护元件的破坏。
进而，具有PN结区域103、104的保护元件，在由分离区域74、75划分的元件形成区域内利用分离区域74、75而构成，根据该结构，保护元件能够对应于在由分离区域划分的元件形成区域上形成的各半导体元件而决定其结击穿电压。即，能够将适于各自的半导体元件的保护元件分别配置，而能够保护各半导体元件不受ESD电涌等的影响。例如，即使在漏极用的焊盘周围配置ESD电涌保护元件的情况下，也进一步在各半导体元件的形成区域上形成上述保护元件，从而能够更可靠地保护半导体元件。另外，在各元件形成区域内利用分离区域组装保护元件，从而能够有效利用芯片的实际动作区域。
接着，在图3所示的P沟道型MOS晶体管71中，也与图1～图2中说明的N沟道型MOS晶体管1相同，具有PN结区域103、104的保护元件进行双极晶体管动作。P沟道型MOS晶体管71中，以P型扩散层94、95为发射极区域，以N型扩散层96、97为基极区域，以P型扩散层98、99、105、106为集极区域的PNP晶体管。
例如，考虑到在MOS晶体管71的漏极用的焊盘上施加负的ESD电涌的情况。由于PN结区域103、104击穿而在PNP晶体管的基极-发射极间流过电流，PNP晶体管ON动作。并且，通过PNP晶体管ON动作使得击穿电流流入基板72。即，具有PN结区域103、104的保护元件中，双极晶体管动作使得击穿电流流入基板72，在基板72分散。
如用图1和图2所述那样，通过PNP晶体管的基极-发射极间流动击穿电流，PNP晶体管ON动作。这时，通过PNP晶体管ON动作使得作为集极区域的P型扩散层98、99、105、106电导率调制，电阻值大幅度降低，电流能力提高。即，具有PN结区域103、104的保护元件双极晶体管动作使得击穿电流流入基板72的能力提高。
另外，如用图1和图2所述那样，在分离区域74、75中流入击穿电流，从而分离区域74、75和基板72的电位变动，但通过保护元件的双极晶体管动作而能够抑制分离区域74、75和基板72的电位变动幅度。并且，通过基板72的电位变动而能够防止在其他元件形成区域上形成的半导体元件误动作。
另一方面，例如，在MOS晶体管71的漏极用的焊盘上施加正的ESD电涌的情况下，PN结区域100、101、102和PN结区域103、104上施加正偏压。这种情况下，如上所述，PN结区域103、104侧由N型扩散层96、97而变为低电阻区域。另外，P型扩散层94、95和N型扩散层96、97沿分离区域74、75配置，从而使电流路径宽度变宽，在PN结区域103、104侧进一步成为低电阻区域。根据该结构，通过施加正的ESD电涌而产生的电流主要经由PN结区域103、104而流入基板72。这时，也通过具有PN结区域103、104的保护元件进行双极晶体管动作，而提高电流流入基板72的能力。并且，PN结区域100、101、102中，能够防止由于施加正的ESD电涌而产生的电流的集中导致的破坏，保护MOS晶体管71。
接着，参照图12～图18详细说明作为本发明的一实施方式的半导体装置的制造方法。图12～图18是用于说明本实施方式的半导体装置的制造方法的剖面图。另外，图12～图18中，说明图3所示的半导体装置的制造方法。
首先，如图12所示，准备P型单晶硅基板72。在基板72上形成氧化硅膜110，以在N型掩埋扩散层76的形成区域上形成开口部的方式而有选择地除去氧化硅膜110。并且，以氧化硅膜110作为掩模使用，在基板72的表面上用旋涂法涂敷含有N型杂质例如锑(Sb)的浆液111。之后，将锑(Sb)热扩散，形成N型扩散层76后，除去氧化硅膜110和浆液111。
接着，如图13所示，在基板72上形成氧化硅膜112，在氧化硅膜112上形成光致抗蚀剂113。并且，用公知的光刻技术，在形成P型掩埋扩散层105、106的区域上的光致抗蚀剂113上形成开口部。之后，从基板72的表面以加速电压40～180(keV)、导入量1.0×1013～1.0×1016(/cm2)离子注入P型杂质例如硼(B)。然后，除去光致抗蚀剂113，进行热扩散，形成P型掩埋扩散层105、106后，除去氧化硅膜112。
接着，如图14所示，将基板72配置在气相外延生长装置的接受器上，在基板72上形成N型外延层73。气相外延生长装置主要由气体供给系统、反应炉、排气系统、控制系统构成。本实施方式中，通过使用立式反应炉，从而能够提高外延层的膜厚的均匀性。通过该外延层73的形成工序的热处理使N型掩埋扩散层76和P型掩埋扩散层105、106热扩散。
接着，使用公知的光刻技术，在外延层73上形成P型扩散层98、99。在外延层73上形成氧化硅膜114，在氧化硅膜114上形成光致抗蚀剂115。然后，用公知的光刻技术，在形成N型扩散层96、97的区域上的光致抗蚀剂115上形成开口部。然后，从外延层73的表面以加速电压40～180(keV)、导入量1.0×1013～1.0×1016(/cm2)离子注入N型杂质例如磷(P)。之后，除去光致抗蚀剂115并进行热扩散，形成N型扩散层96、97。另外，N型扩散层96、97的杂质浓度被调整为使得PN结区域103、104(参照图3)的结击穿电压比PN结区域100、101、102(参照图3)的结击穿电压低。
接着，如图15所示，在氧化硅膜114上形成光致抗蚀剂116。用公知的光刻技术，在形成P型扩散层94、95的区域上的光致抗蚀剂116上形成开口部。然后，从外延层73的表面以加速电压30～200(keV)、导入量1.0×1016～1.0×1018(/cm2)离子注入P型杂质例如硼(B)。之后，除去光致抗蚀剂116并进行热扩散，形成P型扩散层94、95后，除去氧化硅膜114。另外，P型扩散层94、95的杂质浓度被调整为使得PN结区域103、104(参照图3)的结击穿电压比PN结区域100、101、102(参照图3)的结击穿电压低。
另外，如图16所示，在外延层73的所希望的区域上形成LOCOS氧化膜91、92、93。然后，在外延层73表面堆积氧化硅膜、多晶硅膜以及钨硅膜。用公知的光刻技术，选择除去多晶硅膜以及钨硅膜，形成栅氧化膜86和栅电极87、88、89、90。之后，在用作栅氧化膜86的氧化硅膜上形成光致抗蚀剂117。用公知的光刻技术，在将形成P型扩散层77、78、79、82、83、84、85的区域的光致抗蚀剂117上形成开口部。然后，从外延层73的表面以加速电压30～200(keV)、导入量1.0×1016～1.0×1018(/cm2)离子注入P型杂质例如硼(B)。除去光致抗蚀剂117并进行热扩散，形成P型扩散层77、78、79、82、83、84、85。
接着，如图17所示，在用作栅氧化膜86的氧化硅膜上形成光致抗蚀剂118。用公知的光刻技术，在将形成N型扩散层80、81的区域上的光致抗蚀剂118上形成开口部。然后，从外延层73的表面以加速电压70～190(keV)、导入量1.0×1014～1.0×1016(/cm2)离子注入N型杂质例如磷(P)。之后，除去光致抗蚀剂118并进行热扩散，形成N型扩散层80、81。
接着，如图18所示，在外延层73上作为绝缘层119堆积例如BPSG(Boron Phospho silicate Glass硼磷硅玻璃)膜、SOG(Spin On Glass旋涂玻璃)膜等。然后，用公知的光刻技术，例如通过采用CHF3或CF4类的气体的干蚀刻在绝缘层119上形成接触孔120、121、122、123、124、125。在接触孔120、121、122、123、124、125上选择地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜，形成源极126、127、漏极128、129、130以及与P型扩散层95连接的电极131。
另外，本实施方式中，说明了P型扩散层94、95和P型扩散层77、78、79由不同的工序形成的情况，但是本发明不限定于此情况。例如，也可以是P型扩散层77、78、79、94、95由共同工序形成的情况。这种情况下，P型扩散层77、78、79、94、95成为以相同条件形成的扩散层，形成杂质浓度实质上相同的扩散层。结果，通过调整N型扩散层96、97的形成条件例如杂质浓度，使PN结区域103、104的结击穿电压比PN结区域100、101、102的结击穿电压低。即，由于根据N型扩散层96、97的形成条件决定结击穿电压，所以结击穿电压的调整变得容易。另外，在不脱离本发明的宗旨的范围内可以作各种变更。
权利要求
1.一种半导体装置，其特征在于，具有半导体层；形成在所述半导体层上的MOS晶体管；构成所述MOS晶体管的扩散层与所述半导体层的结区域的第一结区域；以及保护元件，配置在所述MOS晶体管的形成区域的周围，具有结击穿电压比所述第一结区域的结击穿电压低的第二结区域。
2.如权利要求1所述的半导体装置，其特征在于，具有划分所述半导体层的分离区域，所述MOS晶体管形成在由所述分离区域所划分的区域上，所述保护元件利用包围所述MOS晶体管的形成区域的周围的所述分离区域来形成。
3.如权利要求1所述的半导体装置，其特征在于，所述半导体层通过在一导电型半导体基板上层叠一层或多层逆导电型外延层而构成，所述第二结区域由与用作所述MOS晶体管的背栅区域的扩散层配线连接的第一个一导电型扩散层和形成在所述外延层上的逆导电型扩散层构成，所述逆导电型扩散层与连接于所述半导体基板上的第二个一导电型扩散层重叠配置。
4.如权利要求3所述的半导体装置，其特征在于，具有划分所述外延层的分离区域，所述第二个一导电型扩散层是构成所述分离区域的扩散层。
5.如权利要求4所述的半导体装置，其特征在于，所述第一个一导电型扩散层和所述逆导电型扩散层与所述分离区域的形成区域配合而以一环状配置在所述MOS晶体管的形成区域的周围。
6.如权利要求1或3所述的半导体装置，其特征在于，所述保护元件进行双极晶体管动作。
7.如权利要求1所述的半导体装置，其特征在于，所述半导体层通过在一导电型半导体基板上层叠一层或多层逆导电型外延层而构成，所述第二结区域由与用作所述MOS晶体管的漏极区域的扩散层配线连接的第一个一导电型扩散层和形成在所述外延层上的逆导电型扩散层构成，所述逆导电型扩散层与连接于所述半导体基板上的第二个一导电型扩散层重叠配置。
8.如权利要求7所述的半导体装置，其特征在于，具有划分所述外延层的分离区域，所述第二个一导电型扩散层是构成所述分离区域的扩散层。
9.如权利要求8所述的半导体装置，其特征在于，所述第一个一导电型扩散层和所述逆导电型扩散层与所述分离区域的形成区域配合而以一环状配置在所述MOS晶体管的形成区域的周围。
10.如权利要求7所述的半导体装置，其特征在于，所述保护元件进行双极晶体管动作。
11.一种半导体装置的制造方法，在一导电型半导体基板上形成一层或多层逆导电型外延层，形成将所述外延层划分成多个元件形成区域的分离区域，在所述多个元件形成区域的一区域上形成MOS晶体管，其特征在于，在所述MOS晶体管的形成区域的周围形成第一个一导电型扩散层，并形成逆导电型扩散层，使所述第一个一导电型扩散层以及构成所述分离区域的第二个一导电型扩散层分别与所述逆导电型扩散层的一部分区域重叠，在所述外延层上由配线层连接作为所述MOS晶体管的背栅区域的扩散层和所述第一个一导电型扩散层。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，作为所述MOS晶体管的背栅区域的扩散层和所述第一个一导电型扩散层由共同工序形成。
13.一种半导体装置的制造方法，在一导电型半导体基板上形成一层或多层逆导电型外延层，形成将所述外延层划分成多个元件形成区域的分离区域，在所述多个元件形成区域的一区域上形成MOS晶体管，其特征在于，在所述MOS晶体管的形成区域的周围形成第一个一导电型扩散层，并形成逆导电型扩散层，使所述第一个一导电型扩散层以及构成所述分离区域的第二个一导电型扩散层分别与所述逆导电型扩散层的一部分区域重叠，在所述外延层上由配线层连接作为所述MOS晶体管的漏极区域的扩散层和所述第一个一导电型扩散层。
全文摘要
一种半导体装置及其制造方法。在以往的半导体装置中，当电极焊盘上施加过电压时，芯片内的电路元件会被破坏。本发明的半导体装置中，N型外延层(3)由分离区域(4、5)划分为多个元件形成区域。在元件形成区域之一上形成有MOS晶体管(1)。MOS晶体管(1)的周围形成具有PN结区域(34、35)的保护元件。PN结区域(34、35)比MOS晶体管(1)的PN结区域(32、33)的结击穿电压低。根据该结构，当在源电极用的焊盘上施加负的ESD电涌时，PN结区域(34、35)击穿，能够保护MOS晶体管(1)。
文档编号H01L23/60GK101064305SQ200710006760
公开日2007年10月31日 申请日期2007年2月6日 优先权日2006年4月24日
发明者大竹诚治 申请人:三洋电机株式会社