专利名称：半导体集成电路装置的制作方法
技术领域：
本发明涉及半导体集成电路装置，特别涉及在半导体集成电路芯片上配置了多个电源垫片和信号垫片的半导体集成电路装置。
背景技术：
半导体集成电路装置通常在半导体集成电路芯片(IC芯片)上交替地层叠多个绝缘层和配线层，配线层间进行通孔连接，在配线层中的最上位配线层上配置着多个电源垫片和信号垫片。IC芯片具有配置在内部区域的内部电路和配置在其周边或附近的多个IO单元(IO缓冲器)。内部电路通过配线与对应的IO单元电连接。IO单元通过配线与信号垫片和电源垫片电连接。信号垫片和电源垫片与IC芯片的外部电连接。
在该半导体集成电路装置中，过去公开了以下的装置将配置在IC芯片上的一个电源垫片(PVDD、PGND)和多个IO单元用各自独立的多根粗细相同的配线(H2、HD、H1)进行连接，上述多个IO单元通过各自独立的配线(HS)与对应的信号垫片(PSIG)连接，在上述电源垫片和上述多个IO单元之间的区域，排列了上述信号垫片(PSIG)(参照图6，参照专利文献1)。由此，不必形成粗的电源配线，有利于高集成化，而且能够提高布局设计自由度。
专利文献1特开2005-93575号公报(图3)但是，在以往的半导体集成电路装置中，存在下述课题。
第一，IC芯片上的配线层数有可能增大。即，在以往的半导体集成电路装置中，因为信号垫片(PSIG)的尺寸和电源垫片(PVDD、PGND)的尺寸一样大，所以最上位配线层的可配线区域(配线资源)变小，从而为了信号垫片用的配线(HS)和电源垫片用的配线(H2、HD、H1)，配线层有可能会增加两层。
第二，配线性有可能降低。即，在以往的半导体集成电路装置中，因为电源垫片(PVDD、PGND)远离IO单元而配置，所以为了降低电源垫片用的配线(H2、HD、H1)的电阻(即强化)，配线根数增加，配线性有可能下降。
第三，信号垫片下的区域的内部电路等的宏的配置自由度有可能降低。即，在以往的半导体集成电路装置中，因为在信号垫片(PSIG信号脚)下方，配置着对IO单元和电源垫片(PVDD、PGND)进行电连接的电源用配线(HD)，所以有可能难以在位于最上位配线层(第n配线层)上的信号垫片(PSIG)下方配置使用第n-1配线层的宏。
第四，内部电路的电源的电压下降幅度有可能增大。即，在以往的半导体集成电路装置中，因为在信号垫片(PSIG)的正下方，配置着对IO单元和电源垫片进行电连接的电源用配线(HD)，所以用于供给内部电路的电源配线密度降低，电阻增加。
发明内容
本发明的主要课题在于可以使半导体集成电路装置中的配线性提高、配线层数减少和电源强化。
在本发明的第一视点中，其特征在于，在半导体集成电路装置中，具有配置在半导体芯片上的多个电源垫片；和配置在上述半导体芯片上，并且宽度比上述电源垫片的多个信号垫片窄。
在本发明中，可以进行以下的实施方式。
上述电源垫片为正方形的垫片，上述信号垫片为长方形的垫片。
上述半导体芯片具有IO单元和内部电路，上述电源垫片具有上述IO单元用的第一电源垫片和上述内部电路用的第二电源垫片，上述第一电源垫片配置在上述IO单元上或其附近，上述第二电源垫片配置在上述内部电路上。
上述内部电路配置在上述半导体芯片的中央，上述IO单元配置在上述半导体芯片的外周边的附近。
上述信号垫片和上述电源垫片配置在多个配线层中的最上位配线层上。
对上述IO单元和上述信号垫片进行电连接的信号配线，至少一有部分配置在上述最上位配线层上。
对上述IO单元和上述第一电源垫片进行电连接的第一电源配线，至少有一部分配置在上述最上位配线层上。
对上述内部电路和上述第二电源垫片进行电连接的第二电源配线，至少有一部分配置在上述最上位配线层上。
避开上述第一电源垫片，从上述半导体芯片的外周附近开始依次配置上述信号垫片。
具有分别配置在上述电源垫片和上述信号垫片上的多个凸起，上述各个凸起的大小大致相同。
上述第一电源配线中配置在上述最上位配线层的部分，沿着上述半导体芯片的外周进行配线；上述信号垫片，至少一部分配置在上述IO单元上，并且在与上述半导体芯片的外周边成直角的方向上的宽度狭窄。
上述第二电源配线中配置在上述最上位配线层的至少一部分，在与上述半导体的外周边成直角的方向上进行配线；上述信号垫片，至少有一部分处于上述内部电路上且配置在上述第二电源配线之间，并且在与上述半导体芯片的外周边平行的方向上的宽度狭窄。
还具有一对电源配线，该一对电源配线从上述多个电源垫片中的一个电源垫片的相对两边的两端开始在同一方向平行地进行配线，上述多个信号垫片包含被上述一对电源配线夹持而配置的第一信号垫片，上述第一信号垫片的宽度比上述一对电源配线的间隔窄。
上述多个信号垫片包含第二信号垫片，该第二信号垫片被上述一对电源配线夹持而配置，并且配置在不会与上述第一信号垫片抵触的区域，上述第二信号垫片和上述第二信号配线连接，上述多个电源垫片、上述第一和第二信号垫片、上述一对电源配线以及上述第二信号配线用同一配线层进行配置，上述第二信号配线为通过上述第一信号垫片和上述一对电源配线中的一个电源配线之间的配线。
上述一对电源配线的间隔比上述电源垫片的上述相对两边之间的间隔窄。
根据本发明(技术方案1～15)，因为按照通电量采用了最佳尺寸的垫片，所以通过使这些不同尺寸的垫片配置最佳化，能够实现最上位配线层的配线性提高、配线层数的减少和电源强化。
图1是示意性地表示了本发明的实施方式1所涉及的半导体集成电路装置的凸起配置面的俯视图。
图2是示意性地表示了本发明的实施方式1所涉及的半导体集成电路装置中的图1的被双点划线包围的部位的垫片和配线的图形的局部放大俯视图。
图3是只示意性地表示了本发明的实施方式1所涉及的半导体集成电路装置的最上位配线层的图形的局部俯视图。
图4是示意性地表示了本发明的实施方式1所涉及的半导体集成电路装置的图2的X-X’间的局部剖视图。
图5是示意性地表示了本发明的实施方式1所涉及的半导体集成电路装置的图2的Y-Y’间的局部剖视图。
图6是表示了现有例所涉及的半导体集成电路装置的IO单元和垫片的连接状态的配线布局图。
具体实施例方式
实施方式1利用附图，说明本发明的实施方式1所涉及的半导体集成电路装置。图1是示意性地表示了本发明的实施方式1所涉及的半导体集成电路装置的凸起配置面的俯视图。图2是示意性地表示了本发明的实施方式1所涉及的半导体集成电路装置中的图1的被双点划线包围的部位的垫片和配线的图形的局部放大俯视图。图3是只示意性地表示了本发明的实施方式1所涉及的半导体集成电路装置的最上位配线层的图形的局部俯视图。图4是示意性地表示了本发明的实施方式1所涉及的半导体集成电路装置的图2的X-X’间的局部剖视图。图5是示意性地表示了本发明的实施方式1所涉及的半导体集成电路装置的图2的Y-Y’间的局部剖视图。
半导体集成电路装置1为具有内部电路和IO单元的半导体芯片。在半导体集成电路装置1的凸起配置面上，在格子部分的标有“○”标记的部分配置着凸起2(焊锡球)(参照图1)。在凸起2的下方，配置着垫片(未图示)。在凸起配置面中，具有配置在中央的内部电路区域1a；和配置在其附近(或周围)的IO单元区域1b。内部电路区域1a是在半导体集成电路装置1的内部配置多个内部电路(未图示)的区域。IO单元区域1b是在半导体集成电路装置1的内部配置多个IO单元(未图示)的区域。在半导体集成电路装置1中，在半导体基板(图4、5的10)上配有多层配线层，该多层配线层是交替地层叠多个绝缘层(同图的3、5、8)和配线层(同图的4、7)，并且配线层(未图示)间进行了通孔连接。另外，图1所示的内部电路区域1a和IO单元区域1b的图形是一个例子，也可以是配有多个内部电路区域和IO单元区域组的图形。图1的用两点划线框住的部位的垫片和配线的图形在图2中表示。
在半导体集成电路装置1的多层配线层中，具有最上位配线层4和配线层7(参照图2)。
最上位配线层4是多层配线层中配置在最上位(靠着凸起)的配线层，配置在绝缘层3和绝缘层5之间(参照图4、5)。在最上位配线层4中，具有信号垫片4a、第一VDD垫片4b、第一GND垫片4c、信号配线4d、第一VDD配线4e、第一GND配线4f、第二VDD垫片4g、第二GND垫片4h、第二VDD配线4i和第二GND配线4j。
信号垫片4a是IO单元1c用的信号垫片。信号垫片4a位于内部电路区域1a和IO单元区域1b，配置在图1的格子部分的标有“○”标记的部位中的、预定部位的凸起(图1的2)的下方。信号垫片4a避开第一VDD垫片4b和第一GND垫片4c，从半导体集成电路装置1的外周侧依次配置。信号垫片4a与同一层的对应信号配线4d一体形成(参照图3)。信号垫片4a，通过信号配线4d、通孔6a、信号配线7a和通孔9a，与作为对应的IO单元1c的信号端子的扩散层10a进行了电连接(参照图4)。信号垫片4a(信号垫片4a的短边方向)的宽度比电源垫片(第一VDD垫片4b、第一GND垫片4c、第二VDD垫片4g和第二GND垫片4h)窄，例如可以形成长方形、八角形等多角形。这是因为在信号垫片4a中只流过小于电源垫片的电流。信号垫片4a的长边方向的朝向，按照电源垫片(第一VDD垫片4b、第一GND垫片4c、第二VDD垫片4g和第二GND垫片4h)及其配线(第一VDD配线4e、第一GND配线4f、第二VDD配线4i和第二GND配线4j)的图形进行配置，例如，关于IO单元区域1b的信号垫片4a，其长边方向的朝向可以为与半导体集成电路装置1的外周边平行的方向；关于内部电路区域1a的信号垫片4a，其长边方向的朝向可以为与半导体集成电路装置1的外周边正交的方向。在信号垫片4a的正下方，没有配置电源配线(第一VDD配线4e、第一GND配线4f、第二VDD配线4i和第二GND配线4j)。
另外，信号垫片4a虽然是宽度狭窄的垫片，但是因为形成可满足IO单元的容许电流的尺寸，所以不会发生问题。另外，配置在信号垫片4a上的凸起2，和配置在电源垫片(第一VDD垫片4b、第一GND垫片4c、第二VDD垫片4g和第二GND垫片4h)上的凸起2的大小大致相同。另外，通过使用宽度大于信号垫片4a的大面积的垫片作为流通电流大的电源垫片，能够增加与凸起的接触面积，从而可以防止连接电阻变高。
第一VDD垫片4b是IO单元1c用的VDD侧的电源垫片。第一VDD垫片4b位于内部电路区域1a，配置在图1的格子部分的标有“○”标记的部位中的、预定部位的凸起(图1的2)的下方。另外，第一VDD垫片4b优选的是位于IO单元区域1b附近或IO单元区域1b内的部位。第一VDD垫片4b与同一层的第一VDD配线4e(VDD总线)一体形成。第一VDD垫片4b通过第一VDD配线4e、通孔(未图示，在同一层不会与通孔6a抵触的区域的通孔)、第一VDD配线(未图示，在同一层不会与信号配线7a抵触的区域的配线)和通孔(未图示，在同一层不会与通孔9a抵触的区域的通孔)，与各IO单元的第一VDD端子10b进行了电连接(参照图4)。考虑到第一VDD垫片4b中有大电流流过，因而使其宽度大于信号垫片4a，例如可以形成长方形、八角形等多角形。
第一GND垫片4c是IO单元1c用的GND侧的电源垫片。第一GND垫片4c位于IO单元区域1b，配置在图1的格子部分的标有“○”标记的部位中的、预定部位的凸起(图1的2)的下方。另外，第一GND垫片4c优选的是配置在半导体集成电路装置1的外周边的附近。第一GND垫片4c与同一层的第一GND配线4f(GND总线)一体形成。第一GND垫片4c，通过第一GND配线4f、通孔6b、第一GND配线7b和通孔9b，与作为各IO单元的第一GND端子的扩散层10c进行了电连接(参照图5)。考虑到第一GND垫片4c中有大电流流过，因而使其宽度大于信号垫片4a，例如可以形成长方形、八角形等多角形。
信号配线4d，与同一层的对应信号垫片4a一体形成，主要配置在内部电路区域1a中。第一VDD配线4e(VDD总线)，与同一层的第一VDD垫片4b一体形成，主要配置在IO单元区域1b。第一GND配线4f(GND总线)，与同一层的第一GND垫片4c一体形成，并配置在IO单元区域1b。信号配线4d、第一GND配线4e和第一GND配线4f优选的是，避开与电源垫片(第一VDD垫片4b、第一GND垫片4c、第二VDD垫片4g和第二GND垫片4h)和凸起(图1的2)的接触，尽可能地配置在最上位配线层4。信号配线4d，优选的是以自动配线方式进行布局。另外，第一VDD配线4e和第一GND配线4f以专用图形进行布局，但是可能的话，也可以用自动配线进行布局。
第二VDD垫片4g是内部电路用的VDD侧的电源垫片。第二VDD垫片4g位于内部电路区域1a，配置在图1的格子部分的标有“○”标记的部位中的、预定部位的凸起(图1的2)的下方。第二VDD垫片4g和同一层的第二VDD配线4i(VDD总线)一体形成。第二VDD垫片4g，通过第二VDD配线4i、通孔(未图示，在同一层不会与通孔6b抵触的区域的通孔)、VDD配线(未图示，不会在同一层与GND配线7b抵触的区域的配线)和通孔(未图示，不会在同一层与通孔9b抵触的区域的通孔)，与内部电路的第二VDD端子10d进行了电连接。另外，第二VDD端子10d配置在第二VDD配线4i的正下方或其周边。考虑到第二VDD垫片4g中有大电流流过，因而使其宽度大于信号垫片4a，例如可以形成长方形、八角形等多角形。
第二GND垫片4h是内部电路用的GND侧的电源垫片。第二GND垫片4h位于内部电路区域1a，配置在图1的格子部分的标有“○”标记的部位中的、预定部位的凸起(图1的2)的下方。第二GND垫片4h与同一层的第二GND配线4j(GND总线)一体形成。第二VDD垫片4g，通过第二GND配线4j、通孔(未图示，不会在同一层与通孔6b抵触的区域的通孔)、GND配线(未图示，不会在同一层与GND配线7b抵触的区域的配线)和通孔(未图示，不会在同一层通孔9b与抵触的区域的通孔)，与内部电路的第二GND端子10e进行了电连接。另外，第二GND端子10e配置在第二GND配线4j的正下方或其周边。考虑到第二GND垫片4h中有大电流流过，因而使其宽度大于信号垫片4a，例如可以形成长方形、八角形等多角形。
第二VDD配线4i(VDD总线)，与同一层的第二VDD垫片4g一体形成，配置在内部电路区域1a中。第二GND配线4j(GND总线)与同一层的第二GND垫片4h形成一体，并配置在内部电路区域1a中。为了对电源进行补强，第二VDD配线4i和第二GND配线4j利用最上位配线层4从垫片一直延伸到IO单元区域1b附近。
配线层7，是多层配线层中、配置在最上位配线层4的下一层的配线层，配置在绝缘层5和绝缘层8之间(参照图4、图5)。在配线层7中，具有第一信号配线7a、第一VDD配线(未图示)、第一GND配线7b、第二VDD配线(未图示)和第二GND配线(未图示)。各配线是用于对相对应的最上位配线层4的配线和端子之间进行电连接的配线。
另外，在图2、图3所示的实施方式1中，使用宽度比信号配线粗的配线作为电源配线。在专利文献1申请的当时，如果宽度尺寸不同的配线混杂，设计流程就会很复杂，特别妨碍进行自动设计。但是，本申请的发明人，如果使用如在特愿2003-350946号中所公开的粗宽度配线和细宽度配线混杂时的自动布局的技术，也能够使用比信号配线粗的配线作为电源配线而进行自动设计。特别是如图2、图3所示，通过使配置在内部电路区域1a的信号垫片4a的宽度变细，不必增加布局面积，即可加粗内部电路用电源配线4i、4j的配线宽度，从而能够降低内部电路的电位变动。
另外，通过使用宽度比配置在IO单元区域1b上的信号垫片4a细的信号垫片，来强化IO单元用电源配线4e、4f、IO单元-垫片间信号配线4d、内部电路用电源配线4i和内部电路用信号配线(未图示)，能够降低IO单元和内部电路的电位变动。而且，因电源配线的强化，还具有提高EM等的可靠性的效果。
另外，在内部电路区域1a中，因为是将电源配线4i、4j在和半导体芯片的外周边成直角的方向上进行配线，所以配置在内部电路区域1a的信号垫片4a被配置在和半导体芯片外周边平行的方向上的宽度变窄的朝向，使得电源配线4i、4j容易进行配线。另一方面，在IO单元区域1b中，因为是将电源配线4e、4f沿着半导体芯片的外周边进行配线，所以配置在IO单元区域1b的信号垫片4a被配置在和半导体芯片外周边成直角的方向上的宽度变窄的朝向，使之不会妨碍电源配线4e、4f的配线。
另外，在图4、图5中，多层配线层的最上位配线层4下方的配线层只有配线层7，但是也可以是形成多层配线层。而且，在图2、图3中，也能够将最上位配线层的空余区域用于电源配线的强化。另外，在实施方式1中，表示了用焊锡球形成凸起的装置，但是勿庸置疑，凸起的材质能够选择适宜的材料。
另外，在图2、图3中，按照容许电流量，将垫片的大小分为两种，但是也可以使用更多种类大小的垫片。
根据实施方式1，起到如下所述的效果。
第一，提高配线性。即，通过使用宽度比电源垫片(第一VDD垫片4b、第一GND垫片4c、第二VDD垫片4g和第二GND垫片4h)窄的垫片作为信号垫片4a，从而扩大最上位配线层4的信号垫片4a间的可配线区域，提高配线性。另外，由于将IO单元1c用的电源垫片(第一VDD垫片4b、第一GND垫片4c)配置在IO单元区域1b附近或IO单元区域1b内的部位，因而不会再压迫信号垫片4a间的可配线区域，所以配线性提高。
第二，能够减少配线层数。即，通过使用宽度比电源垫片(第一VDD垫片4b、第一GND垫片4c、第二VDD垫片4g和第二GND垫片4h)窄的垫片作为信号垫片4a，在内部电路区域1a中能够主要用最上位配线层4配置信号配线4d，在内部电路区域1a中将信号配线7a在最上位配线层4的下一层的配线层7中使用的频率减少(即使使用，也只是在IO单元区域1b和其附近)，从而能够实现低层化。另外，因为比最上位配线层下一层的配线层是电源强化作用强的配线层，所以如果可以在其他配线层供给电源，则也可以去掉比最上位配线层下一层的配线层。
第三，能够实现IO单元1c的电源强化和电源噪声降低。因为通过在IO单元1c上或附近配置电源垫片(第一VDD垫片4b、第一GND垫片4c)，能够使电源垫片间的配线电阻最小。
第四，能够实现内部电路的电源强化和电源噪声降低。因为通过使用宽度比电源垫片(第一VDD垫片4b、第一GND垫片4c、第二VDD垫片4g和第GND垫片4h)窄的垫片作为信号垫片4a，也可以确保内部电路的电源用的配线区域。
第五，在内部电路区域1a中的信号垫片4a下的宏配置的自由度提高。因为在内部电路区域1a中，因为主要采用最上位配线层4形成信号配线4d，信号配线7a在配线层7中使用的频率减少，所以在内部电路区域1a中的信号垫片4a下方的宏的可配置区域扩大。
权利要求
1.一种半导体集成电路装置，其特征在于，具有配置在半导体芯片上的多个电源垫片；和配置在上述半导体芯片上，并且宽度比上述电源垫片窄的多个信号垫片。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，上述电源垫片为正方形的垫片，上述信号垫片为长方形的垫片。
3.根据权利要求1或2所述的半导体集成电路装置，其特征在于，上述半导体芯片具有IO单元和内部电路，上述电源垫片具有上述IO单元用的第一电源垫片和上述内部电路用的第二电源垫片，上述第一电源垫片配置在上述IO单元上或其附近，上述第二电源垫片配置在上述内部电路上。
4.根据权利要求3所述的半导体集成电路装置，其特征在于，上述内部电路配置在上述半导体芯片的中央，上述IO单元配置在上述半导体芯片的外周边的附近。
5.根据权利要求1所述的半导体集成电路装置，其特征在于，上述信号垫片和上述电源垫片配置在多个配线层中的最上位配线层上。
6.根据权利要求5所述的半导体集成电路装置，其特征在于，对上述IO单元和上述信号垫片进行电连接的信号配线，至少有一部分配置在上述最上位配线层上。
7.根据权利要求5所述的半导体集成电路装置，其特征在于，对上述IO单元和上述第一电源垫片进行电连接的第一电源配线，至少一有部分配置在上述最上位配线层上。
8.根据权利要求5所述的半导体集成电路装置，其特征在于，对上述内部电路和上述第二电源垫片进行电连接的第二电源配线，至少有一部分配置在上述最上位配线层上。
9.根据权利要求4所述的半导体集成电路装置，其特征在于，避开上述第一电源垫片，从上述半导体芯片的外周附近开始依次配置上述信号垫片。
10.根据权利要求1所述的半导体集成电路装置，其特征在于，具有分别配置在上述电源垫片和上述信号垫片上的多个凸起，上述各个凸起的大小大致相同。
11.根据权利要求7至10中任一项所述的半导体集成电路装置，其特征在于，上述第一电源配线中的配置在上述最上位配线层上的部分，沿着上述半导体芯片的外周进行配线，上述信号垫片，至少有一部分配置在上述IO单元上，并且在与上述半导体芯片的外周边成直角的方向上的宽度狭窄。
12.根据权利要求8至10中任一项所述的半导体集成电路装置，其特征在于，上述第二电源配线中的配置在上述最上位配线层上的至少一部分，在与上述半导体的外周边成直角的方向上进行配线，上述信号垫片，至少有一部分处于上述内部电路上且配置在上述第二电源配线之间，并且在与上述半导体芯片的外周边平行的方向上的宽度狭窄。
13.根据权利要求1至10中任一项所述的半导体集成电路装置，其特征在于，还具有一对电源配线，该一对电源配线从上述多个电源垫片中的一个电源垫片的相对两边的两端开始在同一方向上平行地进行配线，上述多个信号垫片包含第一信号垫片，该第一信号垫片被上述一对电源配线夹持而配置，上述第一信号垫片的宽度比上述一对电源配线的间隔窄。
14.根据权利要求13所述的半导体集成电路装置，其特征在于，上述多个信号垫片包含第二信号垫片，该第二信号垫片被上述一对电源配线夹持而配置，并且配置在不会与上述第一信号垫片抵触的区域，上述第二信号垫片和上述第二信号配线连接，上述多个电源垫片、上述第一和第二信号垫片、上述一对电源配线以及上述第二信号配线用同一配线层进行配置，上述第二信号配线为通过上述第一信号垫片和上述一对电源配线中的一个电源配线之间的配线。
15.根据权利要求13所述的半导体集成电路装置，其特征在于，上述一对电源配线的间隔比上述电源垫片的上述相对两边之间的间隔窄。
全文摘要
本发明可以使半导体集成电路装置中的配线性提高、配线层数减少和电源强化。本发明的半导体集成电路装置具有配置在半导体芯片上的多个电源垫片(4b、4c、4g、4h)和配置在半导体芯片上，并且宽度窄于电源垫片的多个信号垫片(4a)。信号垫片和电源垫片配置在多个配线层中的最上位配线层上。对IO单元和信号垫片进行电连接的信号配线(4d)配置在最上位配线层上。对IO单元和第一电源垫片(4b、4c)进行电连接的第一电源配线(4e、4f)配置在最上位配线层上。对内部电路和第二电源垫片(4g、4h)进行电连接的第二电源配线(4i、4j)配置在最上位配线层上。
文档编号H01L23/50GK101043033SQ20071008874
公开日2007年9月26日 申请日期2007年3月22日 优先权日2006年3月23日
发明者园原英雄, 樱林太郎 申请人:恩益禧电子股份有限公司