专利名称：半导体装置的制造方法
技术领域：
本发明涉及一种半导体装置的制造方法，特别是涉及在从半导体基板的一面到另一面的方向上具有开口部的半导体装置的制造方法。
背景技术：
以往，进行有以下处理，设置从半导体基板的一面到另一面贯通的通路孔(开口部)，通过在该通路孔内形成作为配线的导电材料(铝、铜、钨或钛钨等金属)，使各自的主面上设置的导电体电连接。
而且，作为一种这样的通路孔的形成方法，公知有博世工艺(boshprocess)。博世工艺是通过使等离子蚀刻工序和等离子淀积工序周期性地反复进行而对半导体基板在垂直方向较深地进行蚀刻的工艺。所述等离子蚀刻工序是使用SF6气体对半导体基板的表面进行各向同性等离子蚀刻，所述等离子淀积工序是在所述等离子蚀刻工序形成的槽的内壁上使用C4F8气体使碳高分子作为保护膜而堆积。
众所周知，当通过该博世工艺进行蚀刻时，如图14所示，形成贯通半导体基板100的通路孔101，同时在通路孔101内壁面上产生有波浪状的波痕形状(下面称为粗糙形状(スキャロップ形状)102)。该粗糙形状102是由于等离子蚀刻工序时的各向同性蚀刻而产生的。
上述技术例如在下面的专利文献中有记载。
专利文献1(日本)特开2006-12889号公报然而，当通路孔101内壁面是上述粗糙形状102时，在其后的通路孔内的加工工序中要均匀地形成所希望的膜(例如绝缘膜、阻挡层)变得困难，由此，就有半导体装置的可靠性或成品率恶化的问题。
具体地，例如，如图15A所示，当在通路孔101内形成绝缘膜103、在其上通过溅射法堆积作为阻挡层104(例如，钛层、钛钨层、钽层、氮化钽层)或配线的导电材料时，由于粗糙形状102而产生溅射粒子不能充分到达的区域，该溅射层的厚度不均匀，有覆盖不足的区域。特别是，通路孔101的纵横尺寸比(高度/开口直径)变大，形成均匀的膜变得更困难，作为阻挡层104或配线的功能明显降低。
另外，在利用CVD法形成作为阻挡层104或配线的导电材料的情况下也是同样，由于粗糙形状102反应气体不会均匀地到达通路孔101的内壁面，有堆积层覆盖不足的区域。
进一步，从避免覆盖不足的观点出发，会花比平常更进一步地进行成膜工序，因此，就会存在导致生产率低下的问题，或者在特定区域膜的厚度过厚的问题。
另外，粗糙形状102有尖锐部，该尖锐部反映到之后形成在通路孔101内的膜的形状上。因此，如图15B所示，当在通路孔101内依次形成绝缘膜103、阻挡层104、作为电镀电极的籽晶层(シ一ド )105，并通过电镀法在通路孔101内形成贯通电极106的情况下，在电镀工序时在籽晶层105的尖锐部107产生电荷集中。这样，在该尖锐部107贯通电极106的材料(例如铜或铝合金)会异常生长，存在产生如图15B所示的异常生长部108的问题。另外，当异常生长部108进一步生长时，由于与对面的贯通电极材料连接，不会形成适宜的镀层，就有贯通电极106断线或在贯通电极106内产生空洞的问题。
另外，博世工艺时通过使其蚀刻速度变慢可以抑制粗糙形状102的产生，但存在生产率明显降低的问题。
发明内容
于是，本发明的目的在于提供一种半导体装置的制造方法，利用博世工艺形成通路孔时即使产生粗糙形状、也能在其后的通路孔内的加工工序中进行实质均匀的成膜。
本发明是鉴于上述问题而提出的，其主要特征如下。即本发明的半导体装置的制造方法具有等离子蚀刻工序，对半导体基板进行等离子蚀刻；等离子淀积工序，在通过所述等离子蚀刻工序形成的槽的内壁上堆积保护膜；形成开口部的工序，通过使所述等离子蚀刻工序和等离子淀积工序相互交替反复进行而在所述半导体基板上形成开口部；平坦化工序，使所述半导体基板的开口部的内壁平坦化。
另外，本发明的半导体装置的制造方法，具有形成掩模层的工序，准备半导体基板，在其一主面上经由绝缘膜形成有焊盘电极，在所述半导体基板的另一主面上形成在与所述焊盘电极对应的位置具有开口部的掩模层；等离子蚀刻工序，以所述掩模层作为掩模对所述半导体基板进行等离子蚀刻；等离子淀积工序，在通过所述等离子蚀刻工序形成的槽的内壁上堆积保护膜；形成开口部的工序，通过使所述等离子蚀刻工序和等离子淀积工序相互交替反复进行而在所述半导体基板上形成到达所述绝缘膜的开口部；平坦化工序，使所述半导体基板的开口部的内壁平坦化。
另外，本发明的半导体装置的制造方法，具有除去所述掩模层的工序和为了在所述半导体基板的开口部的底部使所述焊盘电极露出而除去所述绝缘膜的工序，除去所述掩模层的工序、除去所述绝缘膜的工序及使所述半导体基板的开口部的内壁平坦化的工序通过同一工序进行。
在本发明的半导体装置的制造方法中，改善在通路孔内壁面上产生的粗糙形状并使其平坦化。因此，平坦化后在通路孔内可以形成膜厚均匀性高的膜。
图1是说明本发明的第一实施方式的半导体装置的制造方法的剖面图；图2是说明本发明的第一实施方式的半导体装置的制造方法的剖面图；图3A-3B是说明本发明的第一实施方式的半导体装置的制造方法的剖面图；图4是说明本发明的第二实施方式的半导体装置的制造方法的剖面图；图5是说明本发明的第二实施方式的半导体装置的制造方法的剖面图；图6是说明本发明的第二实施方式的半导体装置的制造方法的剖面图；图7是说明本发明的第二实施方式的半导体装置的制造方法的剖面图；图8是说明本发明的第二实施方式的半导体装置的制造方法的剖面图；图9是说明本发明的第二实施方式的半导体装置的制造方法的剖面图；图10是说明本发明的第二实施方式的半导体装置的制造方法的剖面图；图11是说明本发明的第二实施方式的半导体装置的制造方法的剖面图；图12是说明本发明的第二实施方式的半导体装置的制造方法的剖面图；图13是说明本发明的第二实施方式的半导体装置的制造方法的剖面图；图14是说明以往的半导体装置的制造方法的剖面图；图15A-15B是说明以往的半导体装置的制造方法的剖面图。
附图标记1半导体基板 2掩模层 3通路孔 4粗糙形状 5半导体基板 6第一绝缘膜 7焊盘电极 8钝化层 9粘接层 10支承体 11掩模层 12通路孔 13粗糙形状 14第2绝缘膜 15阻挡层 16籽晶层 17贯通电极 18配线层 19抗蚀剂层 20保护层 21导电端子 30绝缘膜 100半导体基板 101通路孔 102粗糙形状103绝缘膜 104阻挡层 105籽晶层 106贯通电极 107尖锐部108异常生长部具体实施方式
接着，参照附图对本发明的实施方式进行说明。图1至图3是说明本发明的第一实施方式的半导体装置的制造方法的剖面图。
首先，如图1所示，准备在其表面形成有未图示的电子设备的半导体基板1。接着，在半导体基板1的背面上有选择地形成掩模层2。掩模层2是用于形成通路孔3而作为掩模使用的层，只要具有该功能其材质并没有特别限定。因此，掩模层2可以是氧化硅膜或氮化硅膜等的绝缘膜，也可以是抗蚀剂层。
接着，以掩模层2作为掩模利用博世工艺对半导体基板1的所规定区域进行蚀刻。具体地，例如使用ICP(Inductively Coupled Plasma感应耦合等离子)BM2304型的蚀刻装置，将在压力为50～60mTorr、SF6气体流量为400～450scc/min、O2气体流量为35～40scc/min、ICP功率为1500～2000W的条件下进行的等离子蚀刻工序、和在压力为20～30mTorr、C4F8气体流量为150～200scc/min、ICP功率为1200～1700W的条件下进行的等离子淀积工序以切换时间为10sec/5sec进行循环。
如图1所示，利用博世工艺形成贯通半导体基板1厚度方向的通路孔3(开口部)，同时，通路孔3的内壁面为粗糙形状4。通路孔3的深度例如为100μm～150μm左右，粗糙形状4的槽的高差例如为6000左右。另外，当通过SF6气体在横向的侧面蚀刻量多时粗糙形状4的高差就变大。
另外，为了方便，在本图上对粗糙形状4进行了比实际夸张的描画。另外，越向通路孔3的底部侧(图1的下侧)蚀刻率变小。因此，实际上，通路孔3的底部侧与上部侧(图1的上侧)相比粗糙形状4的高差变浅，接近于平坦的状态。另外，在本图中，通路孔3为直形状，在实际的博世工艺中有变为锥形状(随深度方向开口直径变窄的形状)的倾向。
接着，除去掩模层2。具体地，如果掩模层2是抗蚀剂层就可以使用抗蚀剂除去装置(例如，等离子灰化装置)通过O2等离子进行灰化。另外，如果掩模层2是氧化硅膜等绝缘膜，例如使用平行平板型等离子蚀刻装置或反应性离子蚀刻装置等除去掩模层2。
接着，如图2所示，通过干蚀刻法除去粗糙形状4，使通路孔3的内壁平坦化。另外，干蚀刻法是在装置容腔内产生等离子、使用在其内部生成的离子或原子团蚀刻的方法。干蚀刻包含等离子蚀刻、反应性离子蚀刻或化学干蚀刻等。
具体地，例如使用平行平板型等离子蚀刻装置而进行。至少在以下的条件、即，在压力为50～150mTorr、CF4气体流量为50～100scc/min、CHF3气体流量为0～25scc/min、功率为400～800W的条件下进行该平坦化工序，由此可以改善粗糙形状4。另外，基于提高粗糙形状4的改善效果的观点、即、使通路孔3的内壁进一步平坦化的观点可以推测，在低压、大功率、CF4气体充足的条件下进行是优选的。
接着，通过在平坦化的通路孔3的内壁面上形成绝缘膜、阻挡层、籽晶层及贯通电极的各种膜，使半导体基板的一主面侧与另一主面侧可以电连接。另外，对于平坦化工序后的详细制造工序在第二实施方式中叙述。
在本实施方式中通路孔3的内壁面的粗糙形状得到改善。因此，其后在通路孔内可以形成膜厚均匀性高的膜。例如，在溅射工序中，可以实现相对通路孔3内壁的溅射粒子的附着量的均匀化。另外，在CVD法的情况下反应气体也可以均匀地到达内壁面，可以防止覆盖不足。
另外，由于粗糙形状不会导致覆盖不足，没有必要进行过度的成膜处理。因此，可以提高生产率，也可以使通路孔内形成的膜的厚度变薄。
另外，粗糙形状没有反应到其后形成的膜上，在电镀工序中不会产生电荷集中。因此，可以进行可靠性高的电镀。而且，由于在通路孔3内壁上形成的各种膜都能良好地形成，与以往的半导体装置相比提高可靠性及成品率。
另外，上述通路孔3是贯通半导体基板1的，但也可以不贯通半导体基板1而在半导体基板内部具有其底部的。因此，如图3A所示，使用博世工艺在半导体基板1内部形成通路孔3，接着，如图3B所示，也可以进行粗糙形状4的改善。
接着，参照附图对本发明的第二实施方式进行说明。图4～图13是表示各自制造工序顺序的剖面图。另外，对于与第一实施方式相同的结构省略或简化其说明。另外，下面说明的制造工序是使用晶片状的半导体基板而进行的，以所规定的切割线为边界多个半导体装置形成为矩阵状，为了方便，对其中的一个半导体装置的形成工序进行说明。
首先，如图4所示，准备其表面形成有未图示的电子设备(例如CCD、红外线传感器等感光元件或发光元件或其他半导体元件)的半导体基板5。半导体基板5例如其开口直径为8英寸(200mm)的尺寸，厚度为300μm～700μm左右。而且，在半导体基板5的表面使第1绝缘膜6(例如，利用热氧化法或CVD法形成的氧化硅膜或BPSG膜)的膜厚形成为例如2μm。
接着，利用溅射法、电镀法或其他成膜方法形成铝(Al)、铝合金或铜(Cu)等金属层，然后，以未图示的抗蚀剂层作为掩模对该金属层进行蚀刻形成图案。由此，在第1绝缘膜6上焊盘电极7例如以1μm的膜厚形成。焊盘电极7经由未图示的配线与半导体基板5上的电子设备或其周边元件电连接。
接着，在半导体基板5的表面例如通过CVD法形成覆盖焊盘电极7的一部分的钝化膜8(例如氮化硅膜)。接着，在含有焊盘电极7的半导体基板5的表面上经由环氧树脂、抗蚀剂、丙烯等粘接层9粘合支承体10。另外，支承体10可以是膜状的保护带，也可以是玻璃、石英、陶瓷、塑料或金属等刚性基板，也可以由树脂形成。另外，支承体10是刚性的基板，牢固地支承薄型化的半导体基板5，优选不用人工的自动化搬送。支承体10在支承半导体基板5的同时还具有保护其元件表面的功能。
接着，对于半导体基板5的背面，使用背研磨装置(研磨机)进行研磨，使半导体基板5的厚度变薄到所规定的厚度(例如100μm～150μm左右)为止。另外，该研磨工序也可以是蚀刻处理，也可以是研磨机与蚀刻处理并用。另外，根据最终产品的用途或规格及准备的半导体基板5当初的厚度，也有不需要进行该研磨工序的情况。
接着，如图5所示，在半导体基板5的背面上有选择地形成掩模层11。掩模层11在半导体基板5的背面对应焊盘电极7的位置具有开口部。另外，掩模层11与第一实施方式相同，可以是氧化硅膜、氮化硅膜等绝缘膜，也可以是抗蚀剂层。
接着，以该掩模层11作为掩模利用博世工艺对半导体基板5的所规定的区域进行蚀刻。具体的博世工艺的条件例如与第一实施方式相同。
通过该博世工艺形成从半导体基板5的背面到表面贯通、使第1绝缘膜6部分露出的通路孔12(开口部)，同时，通路孔12的内壁面变为粗糙形状13。另外，通路孔12的开口直径例如为30～50μm左右，其深度例如为100～150μm左右。
接着，除去掩模层11。具体地，如果掩模层11是抗蚀剂层就可以使用抗蚀剂除去装置(例如，等离子灰化装置)例如通过O2等离子进行灰化。另外，如果掩模层11是氧化硅膜等绝缘膜，例如使用平行平板型等离子蚀刻装置或反应性离子蚀刻装置等除去掩模层11。
接着，如图6所示，通过干蚀刻法除去粗糙形状13，使通路孔12的内壁面平坦化。该平坦化工序的具体条件或装置等的例子与第一实施方式相同。接着，除去在通路孔12内露出的第1绝缘膜6，使焊盘电极7露出。
另外，通路孔12的内壁面的平坦化工序与第1绝缘膜6的除去工序也可以使用同一蚀刻装置同时进行。进一步，另外，掩模层11是绝缘膜(氧化硅膜等)的情况下，对于实现制造工艺的合理化，优选掩模层11的除去、通路孔12内壁面的平坦化工序与第1绝缘膜6的除去工序使用同一装置同时进行。
接着，在含有通路孔12内部的半导体基板5的背面的整个面上形成第2绝缘膜14(例如，利用CVD法形成的氧化硅膜或氮化硅膜)。该第2绝缘膜14与半导体基板5及导电性部件(后述的阻挡层15、籽晶层16、贯通电极17或配线层18)绝缘。
接着，如图8所示，以未图示的抗蚀层为掩模对通路孔12的底部的第2绝缘膜14进行蚀刻除去。通过该蚀刻使焊盘电极7部分露出。另外，利用第2绝缘膜14在半导体基板5的背面最厚、随着朝向通路孔12内的侧壁、底部而变薄地形成的倾向，也可以不用掩模进行该蚀刻。通过不用掩模进行蚀刻可以实现制造工艺的合理化。另外，所述第1绝缘膜6和第2绝缘膜14也可以用同一工序除去。
接着，如图9所示，在通路孔12内及半导体基板5的背面上形成阻挡层5。阻挡层15通过溅射法、PVD法、CVD法或其他成膜方法而形成。另外，阻挡层15例如由钛(Ti)层、氮化钛(TiN)层、钽(Ta)层、氮化钽(TaN)层、钛钨(TiW)层、氮化钨(WN)层、锆(Zr)层、氮化锆(ZrN)层等构成。阻挡层15具有防止其后在通路孔12内形成的贯通电极17的金属材料的扩散、防止该金属材料与下层导电体(在本实施方式中为焊盘电极7)相互反应、提高半导体基板5与后述的贯通电极17的粘接性等作用。另外，只要具有这些作用其材料并不特别限定，单层或者积层都可以。积层结构由已经说明的材料等的组合构成，例如钛层/氮化钛层。
接着，如该图所示，在阻挡层15上形成籽晶层16。籽晶层16是用于电镀形成后述的贯通电极17及配线层18的作为下层电极的导电层。例如由铜(Cu)、镥(Ru)、钯(Pb)等金属形成。籽晶层16由溅射法、PVD法、CVD法或其他成膜方法形成。另外，籽晶层16的膜厚例如为50nm左右。另外，由于通路孔12的内壁面被平坦化，因此，与以往相比，阻挡层15及籽晶层16的覆盖性良好。
接着，如该图所示，在含有通路孔12内部的籽晶层16上，形成例如通过以籽晶层16为电镀电极的电解电镀法由铜(Cu)形成的贯通电极17及与其连续连接的配线层18。贯通电极17是在通路孔12内形成的导电层。贯通电极17及配线层18经由阻挡层15及籽晶层16与在通路孔12的底部露出的焊盘电极7电连接。另外，由于通路孔12的内壁面被平坦化，因此，不会产生以往的电荷集中，形成良好的贯通电极17及配线层18。
另外，贯通电极17也可以不是完全填充到通路孔12内，可以为如图12所示的不完全填充。根据该结构，既可以节约形成贯通电极17及配线层18所需要的导电材料，而且，与完全填充的情况相比，由于可以在短时间形成贯通电极17及配线层18，因此，具有提高生产率的优点。
接着，如图10所示，在半导体基板5的背面的配线层18上有选择地形成有配线图形形成用的抗蚀剂层19。接着，以抗蚀剂层19为掩模对不需要部分的配线层18及籽晶层16进行蚀刻、除去。利用该蚀刻，配线层18以所规定的配线图形形成图案。接着，以配线层18为掩模对在半导体基板5的背面形成的阻挡层15进行有选择地蚀刻、除去。
另外，阻挡层15、籽晶层16、贯通电极17、配线层18的形成并不限定于上述工序。例如，通过在半导体基板5的背面中没有形成阻挡层15或配线层18的区域形成抗蚀剂层等、其后在没有被该抗蚀剂层等覆盖的区域形成阻挡层15、薄膜层16、配线层18，也可以形成该图案。在该工序中不需要抗蚀剂层19。
接着，如图11所示，在半导体基板5的背面形成例如由抗焊剂的有机材料或氮化硅膜等的无机材料构成的保护层20。使保护层20中预定形成导电端子的区域开口，在该开口露出的配线层18上形成由镍(Ni)及金(Au)构成的电极连接层(未图示)。然后，在该电极连接层上丝网印刷焊料，通过热处理使该焊料回流形成球状的导电端子21。
另外，导电端子21的形成方法可以是通过使用分配器涂敷由焊料等形成的球状端子等的所谓分配法(涂敷法)或电解电镀法等形成。另外，作为另外的实施方式也可以有不形成导电端子21的情况。在该情况下，电极连接层或配线层18成为从保护层20的开口露出的状态。而且，该电极连接层或配线层18与其他装置的电极连接。
另外，支承体10可以一直粘贴在半导体基板5上，或者也可以从半导体基板5剥离进行再利用。
根据上述工序，完成芯片级封装型半导体装置，其经由通路孔12从半导体基板5的表面形成的下层导电体(焊盘电极7)直到其背面设置的上层导电体(配线层18、导电端子21)形成有配线。在将该半导体装置组装到电子设备上时，通过将导电端子21安装到电路基板上的配线图形上而与外部电路电连接。
这样，根据第一实施方式及第二实施方式，即使利用博世工艺在通路孔内壁面上产生粗糙形状，也能除去该粗糙形状，使其平坦化。因此，可以在通路孔12内稳定、均匀地形成所希望的膜，可以提高半导体装置的可靠性及成品率。另外，由于覆盖不足的可能性变小，因此，可以使通路孔内壁的各种膜的厚度变薄，提高生产率。
另外，在上述实施方式中，对具有球状的导电端子21的BGA(Ball GridArray球栅阵列)型半导体装置进行了说明，本发明也适用于不具有球状的导电端子的LGA(Land Grid Array面栅阵列)型、或其他的CSP型、倒装型半导体装置。
另外，本发明并不限定于上述实施方式，在不脱离本发明要旨的范围内可以进行变更。
例如，在上述实施方式中，半导体基板5的表面侧(元件面侧)粘贴有支承体，如图13所示，可以在另一面侧(非元件面侧)粘贴支承体10而制造所希望的半导体装置。该半导体装置在半导体基板5的表面侧(元件面侧)形成焊盘电极7、配线层18、导电端子21等。在将该半导体装置组装到电子设备上时，通过将导电端子21安装到电路基板上的配线图形上而与外部电路电连接。另外，在剥离除去支承体10之后，在半导体基板5的背面上使对应贯通电极17位置的绝缘膜30(例如由CVD法形成的氧化硅膜)开口，在该开口处连接其他的半导体装置的导电端子，也可以实现半导体装置的积层。另外，在图13中，对于已经说明的结构和相同的结构使用相同的附图标记，省略其说明。这样，支承体粘贴在半导体基板的任何一个面上都可以。本发明可以广泛适用于相关的具有通路孔的半导体装置中。
权利要求
1.一种半导体装置的制造方法，其特征在于，具有等离子蚀刻工序，对半导体基板进行等离子蚀刻；等离子淀积工序，在通过所述等离子蚀刻工序形成的槽的内壁上堆积保护膜；形成开口部的工序，通过使所述等离子蚀刻工序和等离子淀积工序相互交替反复进行而在所述半导体基板上形成开口部；平坦化工序，使所述半导体基板的开口部的内壁平坦化。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，具有在所述半导体基板的开口部的内壁上形成绝缘膜的工序和在所述绝缘膜上形成导电层的工序。
3.一种半导体装置的制造方法，其特征在于，具有形成掩模层的工序，准备半导体基板，在其一主面上经由绝缘膜形成有焊盘电极，在所述半导体基板的另一主面上形成在与所述焊盘电极对应的位置具有开口部的掩模层；等离子蚀刻工序，以所述掩模层作为掩模对所述半导体基板进行等离子蚀刻；等离子淀积工序，在通过所述等离子蚀刻工序形成的槽的内壁上堆积保护膜；形成开口部的工序，通过使所述等离子蚀刻工序和所述等离子淀积工序相互交替反复进行而在所述半导体基板上形成到达所述绝缘膜的开口部；平坦化工序，使所述半导体基板的开口部的内壁平坦化。
4.如权利要求3所述的半导体装置的制造方法，其特征在于，具有除去所述掩模层的工序和为了在所述半导体基板的开口部的底部使所述焊盘电极露出而除去所述绝缘膜的工序，除去所述掩模层的工序、除去所述绝缘膜的工序及使所述半导体基板的开口部的内壁平坦化的工序通过同一工序进行。
5.如权利要求3或4所述的半导体装置的制造方法，其特征在于，具有在所述半导体基板的开口部内形成与所述焊盘电极电连接的导电层的工序。
6.如权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于，在使所述半导体基板的开口部的内壁平坦化的工序中，进行干蚀刻。
7.如权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于，在所述半导体基板的开口部的内壁平坦化的工序中使用的蚀刻气体至少包含CF4气体。
全文摘要
本发明提供一种半导体装置的制造方法，特别是利用博世工艺形成有通路孔的半导体装置的制造方法，其目的是实现在通路孔内形成均匀的膜。以掩模层(2)作为掩模，利用博世工艺从半导体基板(1)的一面向另一面进行蚀刻，形成贯通该半导体基板(1)的所规定区域的通路孔(3)。接着，除去掩模层(2)。然后，利用干蚀法除去粗糙形状(4)，使通路孔(3)的内壁面平坦。接着，在通路孔(3)内使绝缘膜或阻挡层等形成均匀的膜。
文档编号H01L21/306GK101075554SQ20071010415
公开日2007年11月21日 申请日期2007年5月21日 优先权日2006年5月19日
发明者铃木彰, 关克行, 龟山工次郎, 及川贵弘 申请人:三洋电机株式会社, 三洋半导体制造株式会社