专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，例如在具有槽栅结构的纵式MOSFET等中应用的半导体器件及其制造方法。
背景技术：
在半导体衬底的主表面形成沟槽(Trench槽)、并利用该沟槽形成栅电极的槽栅结构，例如应用于IGBT(Insulated Gate BipolarTransistor绝缘栅双极晶体管)和纵式MOSFET(Metal OxideSemiconductor Field Effect Transistor金属氧化物半导体场效应晶体管)等半导体器件中，主要用于电力等用途(例如参照专利文献1日本特开2000-164869号公报说明书)。
与现有的DMOS(Double diffusion Metal Oxide Semiconductor双扩散金属氧化物半导体)相比较，具有上述槽栅结构的纵式MOSFET的电流容量大、导通电阻低，故可期待芯片缩小而导致低成本化。再有，由于能得到几十伏特～几百伏特左右的耐压，所以正被广泛用于便携式终端和个人计算机等的开关电源等中。
但是，例如随着个人计算机等的CPU(Central Processing Unit)的高速化，有提供电力侧的电源系统自身也被期望高速化和高效率化的倾向。因此，特别是在DC/DC转换器电源电路等的输出级所使用的纵式MOSFET等中，伴随高速化而提高开关特性是重要的。
为了提高上述开关特性，特别需要降低导通电阻、栅漏间的反馈电容等。例如，上述导通电阻为100V以下的低耐压元件时，沟道电阻占元件的导通电阻中的比例变大，所以有变得越来越重要的倾向。
接着，以纵式MOSFET为例，说明现有的半导体器件的问题点。图30是表示现有的纵式MOSFET的主要部分的剖面结构图。如图30所示，沟槽14形成得深，其底部形成在n-型沟槽区11中。栅电极15埋入并形成在上述沟槽14的内部。因此，形成在n+型源区13和n-型漏区11之间的沟道长度增大，导通电阻增大。再有，由于栅电极15和n-型漏区11的对置面积增大，所以栅漏间的反馈电容增大，导通(ON)/关断(OFF)时的反射充电期间变长，存在不能高速开关的问题。因而，为了实现开关特性提高的半导体器件，优选降低导通电阻和栅漏间的反馈电容。
在上述现有的半导体器件及其制造方法中，存在开关特定低这样的问题。
发明内容
本发明是鉴于上述问题而提出的，其目的在于提供一种能提高开关特性的半导体器件及其制造方法。
本发明的一个形式涉及的半导体器件，其特征在于，包括第1导电型的第1半导体层；第2导电型的第2半导体层，形成在上述第1半导体层上；第1导电型的第3半导体层，形成在上述第2半导体层中，与上述第1半导体层电分离；沟槽，从上述第3半导体层的表面贯通上述第3半导体层，深度至少到达上述第1半导体层的附近；第1绝缘膜，形成在上述沟槽的侧壁和底部；第1电极，至少一部分形成在上述沟槽内的上述第1绝缘膜上，与上述第1至第3半导体层电分离；及第1导电型的第4半导体层，设置在上述第1半导体层与上述第2半导体层的界面的上述沟槽附近，杂质浓度高于上述第1半导体层；上述第2半导体层的杂质浓度的分布具有上述第3半导体层与上述第2半导体层的界面附近的第1峰值、及在上述第2半导体层与上述第4半导体层的界面附近且低于上述第1峰值的第2峰值；由上述第1峰值决定阈值电压，由上述第2峰值决定上述第2半导体区域的掺杂量。
如果采用上述结构，则在第2半导体层和第1半导体层的界面附近有第2峰值。因此，沟槽形成得浅的情况下，也能提供维持耐压且开关特性提高的半导体器件。
本发明的一方式涉及的半导体器件的制造方法，其特征在于，包括以下工序在上述第1半导体层上形成第2导电型的第2半导体层的工序；在上述第2半导体层的表面区域，形成与上述第1半导体层电分离的第1导电型的第3半导体层的工序；形成沟槽的工序，上述沟槽从上述第3半导体层的表面贯通上述第3半导体层，深度至少到达上述第1半导体层的附近；在上述沟槽的侧壁和底部形成第1绝缘膜的工序；形成第1电极的工序，上述第1电极的至少一部分形成在上述沟槽内的上述第1绝缘膜上，与上述第1至第3半导体层电分离；及形成第1导电型的第4半导体层的工序，上述第1导电型的第4半导体层设置在上述第1半导体层与上述第2半导体层的界面的上述沟槽附近，杂质浓度高于上述第1半导体层；形成上述第2半导体层的工序具有形成第1峰值的工序和形成第2峰值的工序，上述第1峰值在上述第3半导体层与上述第2半导体层的界面附近、决定阈值电压，上述第2峰值在上述第2半导体层与上述第4半导体层的界面附近、且低于上述第1峰值、选择高的加速电压来决定上述第2半导体层的掺杂量。
若采用上述制造方法，则具有第1和第2离子注入工序，通过将第2离子注入工序的加速电压选择得高，在第2半导体层和第4半导体层的界面附近形成第2峰值。因而，能容易地提供第2半导体区的杂质浓度的分布接近所谓盒子(BOX)形状的半导体器件的制造方法。
图1是用于说明本发明的第1实施方式涉及的半导体器件的图，是表示纵式MOSFET的主要部分的剖面结构图。
图2是用于说明本发明的第1实施方式涉及的半导体器件的p型基区的杂质浓度分布的剖面结构图。
图3是表示沿图2中的A-A’线的杂质浓度分布的剖面的图。
图4是表示沿图2中的A-A’线的另一个例子的杂质浓度分布的剖面的图。
图5是示意地示出图1中的X1/X2的导通电阻Ron和栅漏反馈电容Qgd的特性的图。
图6是示意地示出图1中的Y1的导通电阻Ron的特性的图。
图7是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图8是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图9是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图10是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图11是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图12是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图13是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图14是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图15是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图16是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图17是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图18是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图19是表示本发明的第1实施方式涉及的半导体器件的一制造工序的剖面结构图。
图20是表示本发明的第2实施方式涉及的半导体器件的剖面结构图。
图21是表示本发明的第2实施方式涉及的半导体器件的一制造工序的剖面结构图。
图22是表示本发明的第2实施方式涉及的半导体器件的一制造工序的剖面结构图。
图23是表示本发明的第3实施方式涉及的半导体器件的剖面结构图。
图24是表示本发明的第3实施方式涉及的半导体器件的一制造工序的剖面结构图。
图25是表示本发明的第4实施方式涉及的半导体器件的剖面结构图。
图26是表示本发明的第4实施方式涉及的半导体器件的一制造工序的剖面结构图。
图27是表示本发明的第4实施方式涉及的半导体器件的一制造工序的剖面结构图。
图28是表示本发明的第5实施方式涉及的半导体器件的剖面结构图。
图29是表示本发明的第5实施方式涉及的半导体器件的一制造工序的剖面结构图。
图30是表示现有的半导体器件的剖面结构图。
具体实施例方式
以下，参照
本发明的实施方式。而且，在本发明中，所有图的相同部分附带相同的参照符号。
(第1实施方式)首先，使用图1至图6来说明本发明的第1实施方式涉及的半导体器件。图1是用于说明本发明的第1实施方式涉及的半导体器件结构的图，是表示纵式MOSFET的主要部分的剖面结构图。
如图1所示，在n+型半导体衬底20的主表面上，形成由n-型外延层(漂移层)构成的漏区(第1导电型的第1半导体层)21。再有，在n-型漏区21上，形成p型基区(第2导电型的第2半导体层)22。在上述p型基区22上，形成n+型源区(第1导电型的第3半导体层)23。
再有，形成沟槽24，其从上述源区23的表面贯通上述基区22、且深度到达上述外延层(漏区)21。在上述沟槽24的侧壁和底部，形成栅绝缘膜25，在上述沟槽24的内部，以通过上述栅绝缘膜25与各半导体层(n-型漏区21、p型基区22、n型源区23)电分离的状态形成栅电极26。而且，在栅绝缘膜25、p型基区22和n-型漏区21的边界部分，形成浓度高于n-型漏区21的n型半导体层27。
而且，与n型半导体层27相接的部分的上述绝缘膜25的至少一部分形成得比其他部分厚。再有，在上述p型基区22上，与n+型源区23相接地形成p+型半导体层30。再有，在n+型半导体衬底20的与主表面相对置的表面(背面)上，形成漏电极28。而且，在上述绝缘膜25上、n+型源区23上、及p+型半导体层30上形成源电极29。而且，上述p+型半导体层30是为了和n+型源区23一起与源电极29欧姆接触而形成的。
在此，间隔着上述栅电极26和栅绝缘膜25而相对置的p型基区22的杂质浓度的分布具有第1峰值和第2峰值，第1峰值在n+型源区23和p型基区22的界面附近，第2峰值在p型基区22和n-型漏区21的界面附近，上述第2峰值的杂质浓度低于上述第1峰值。另外，由第1峰值决定MOSFET的阈值电压，由第2峰值决定p型基区22的掺杂量。使用图2至图4更详细地说明该p型基区22的杂质浓度的分布。
图2是用于说明p型基区22的杂质浓度的分布的图，是表示第1实施方式涉及的半导体器件的主要部分的剖面结构图。图3是表示沿图2中的A-A’线的杂质浓度的分布的图。再有，图3中的实线31表示沿图2中的A-A’线的杂质浓度的分布，虚线32表示图30所示的现有的杂质浓度的分布。
如图3中的实线31所示，在n+型源区23与p型基区22的界面附近、以及p型基区22与n型半导体层27的界面附近有峰值，p型基区22的杂质浓度在该p型基区22的深的位置变高。而且，经验上，在上述p型基区22与n型半导体层的界面附近所形成的杂质浓度高的部分也在此变成峰值。再有，上述杂质浓度由将硼(B)等掺杂到p型基区22中时的加速电压和掺杂量决定。在此，p型基区22的杂质浓度的最大值的40％以上的区域，占p型基区22的60％以上。
再有，由于在p型基区22和n-型漏区21之间存在n型半导体层27，与p型基区22形成更陡的pn接合部(pn结)。因此，p型基区22的杂质浓度的分布在最大值的附近是平坦的，而且n+型源区23与n型半导体层27的pn接合部是陡的，接近所谓的BOX形状。
而且，在图3中，作为一个例子而示出了在n+型源区23与p型基区22的界面附近有杂质浓度的最大值的分布。但是，也有可能得到在p型基区22与n型半导体层27的界面附近有杂质浓度的最大值的分布。上述分布例如可以通过选择在p型基区22进行掺杂时的加速电压等而形成。
如上所述，通过使p型基区22的杂质浓度的峰值形成在n型半导体层27的附近，而接近BOX形状。通过具有如上所述的p型基区22的杂质浓度的分布，维持掺入p型基区22中的p型杂质的积分值不变，就可以缩短沟道长度(n+型源区26和n型半导体层27之间的长度)。因此，可以降低导通电阻，提高开关特性。
如上所述，由于维持了掺入p型基区22中的p型杂质的积分值，所以在n+型源区26和n-型漏区21之间加逆向偏压时，也能确保不流过泄漏电流的掺杂量。因此，可以确保高耐压。再有，由于缩短沟道长度，故确保上述高耐压不变，也能进一步降低导通电阻。这样，可以提供例如具有300V左右的高耐压的纵式MOSFET。
再有，通过使杂质浓度的分布接近图3所示的BOX形状，可以避免各纵式MOSFET元件产生阈值电压或耐压的偏差。因此，可以提供可靠性高的半导体器件。
另外，在栅绝缘膜25、p型基区22、及n-型漏区21的边界部分，形成浓度高于n-型漏区21的n型半导体层27。因此，可以降低导通电阻，确保通过沟道的电流的电流通路。
再有，与n型半导体层27相接的绝缘膜25的膜厚形成得比其他部分的膜厚要厚。因此，不会发生栅电极25和n-型漏区21之间的反馈电容变大、开关时间变长的情况。也就是，可以抑制上述反馈电容的上升，缩短开关时间。另一方面，上述以外的部分的膜厚形成得比与n型半导体层27相接的绝缘膜25的膜厚要薄。因此，即使在栅电极25上加栅电压时，也不会发生沟道的反转度弱、导通电阻变高的情况。如以上所述，可以降低导通电阻以及栅电极25和n-型漏区21之间的反馈电容，进一步缩短开关时间。
再有，使用图4说明示出图2中的A-A’线间的杂质浓度的其他例子。图4中的虚线34是在p型基区22的浅层主要用于决定阈值电压(Vth)而离子注入时的杂质浓度，一点划线35是在深的层中主要为了决定p型杂质的总量而进行离子注入时的杂质浓度。再有，实线36表示将上述虚线34和一点划线35补充相加的杂质浓度。如图4所示，p型基区22中有2个杂质浓度的峰值。
通过有如图4所示的分布，而可以使p型基区22更接近BOX形状。因此，可以进一步降低导通电阻和栅漏间的反馈电容。
而且，在图4中虽然示出了一个有2个杂质浓度峰值的例子，但在有多个峰值的情况下当然也可以得到同样的效果。也就是，例如只要在使用多个离子注入工序等情况下能形成接近BOX的形状，就可以得到与上述相同的效果，接着，将与上述沟槽24的底部相接的n-型漏区21的相对置的宽度设定为X1[μm]，将栅电极26的栅极宽度方向的重复周期的最小宽度(单元节距宽度)设定为X2[μm]。上述X1和X2优选形成为满足0.05＜X1/X2＜0.25。使用图5来详细说明上述情况。另外，在图1中，虽然示出了单一的纵式MOSFET，但当然也可以沿着栅极宽度方向有多个图1所示的纵式MOSFET。
图5是示意地示出X1/X2的导通电阻Ron和栅漏反馈电容Qgd的特性的图。图5中的实线37表示导通电阻Ron、实线38表示栅电极26和n-型漏区21之间的反馈电容Qgd。如图5所示，在0.05＜X1/X2＜0.25之间，是导通电阻Ron和栅漏反馈电容Qgd两者的值变低的范围。因此，在0.05＜X1/X2＜0.25之间，可以降低导通电阻Ron和栅漏反馈电容。
再有，将从n+型源区23的表面到p型基区22最深的底部的深度设定为Y2[μm]，将从沟槽24最深的底部到p型基区22最深底的部的深度设定为Y1[μm]。上述Y1、Y2优选形成为满足0＜Y1＜1.2[μm]、Y2＜3[μm]。使用图6详细说明上述Y1。
图6是示意地示出上述Y1的导通电阻Ron的特性的图。图6中的实线39是p型基区22的杂质浓度为n1[/cm2]时的导通电阻Ron的特性，实线40是p型基区22的杂质浓度为n2[/cm2]时的导通电阻Ron的特性。其中，杂质浓度n2大于杂质浓度n1(n2＞n1)。如图6所示，在0＜Y1＜1.2[μm]之间，在实线39和实线40所示的任一特性中，都是使导通电阻Ron变低的范围。因此，在0＜Y1＜1.2[μm]之间，可以降低导通电阻。而且，即使沟槽24的最深的底部的深度与p型基区22的最深的底部的深度基本相同的情况下(Y10)，当然也可以进一步降低导通电阻。另外，如图6所示，在0＜Y1＜1[μm]之间，能进一步降低导通电阻Ron。
再有，若上述Y2增大，则沟道长度增大，导通电阻也增大。因此，优选Y2形成为满足Y2＜3[μm]。
如以上所述，通过使上述Y1、Y2形成为满足0＜Y1＜1.2[μm]、及Y2＜3[μm]，可以进一步降低导通电阻。
接着，使用图7至图14，以图1所示的纵式MOSFET为例，说明本发明第1实施方式涉及的半导体器件的制造方法。
首先，如图7所示，在n+型半导体衬底20的主表面上，例如利用外延生长法形成作为漏区的n-型漏区21。再有，在n-型漏区21上，例如利用热氧化法来形成氧化膜41。接着，在氧化膜41上，例如利用CVD(Chemical Vapor Deposition化学气相淀积)法来淀积形成氧化膜42。而且，上述氧化膜41的膜厚形成得薄，例如为200～1500程度，上述氧化膜42的膜厚形成得厚，例如为数千程度。氧化膜42是为了在n-型漏区21中形成沟槽而作为掩膜材而被淀积形成的。
接着，在氧化膜42上涂敷光致抗蚀剂，对上述光致抗蚀剂进行曝光和显影，在氧化膜42形成用于形成沟槽的图形(图未示出)。然后，除去该光致抗蚀剂。
接着，如图8所示，例如利用反应性离子腐蚀(以下称作RIE)法进行各向异性腐蚀，将形成有沟槽图形的氧化膜42作为掩膜形成沟槽24，该沟槽24具有贯通氧化膜41、深达n-型漏区21的预定深度。接着，例如利用热氧化法，在上述沟槽24的内部形成氧化膜25。
而且，形成上述沟槽24的工序能够使用如LOCOS(LocalOxidation of Silicon硅的局部氧化)法。通过使用上述方法可以较浅地形成沟槽24。
接着，如图9所示，以形成有上述图形的氧化膜24为掩膜，例如利用离子注入法，在沟槽24的底部的n-型漏区21中注入n型杂质，如磷(P)或砷(As)等。利用以上工序，形成n型半导体层27。然后，除去氧化膜24。
接着，如图10所示，例如用热氧化法较厚地形成沟槽24的底部的绝缘膜25的膜厚。接着，例如利用CVD法，在整个面上淀积形成作为栅电极26的栅电极材43。上述栅电极材43例如利用多晶硅等形成。
而且，在沟槽24的侧面所形成的氧化膜25的膜厚例如为～400左右，在沟槽24的底部所形成绝缘膜25的膜厚例如为500～1000左右。再有，沟槽24的底部的氧化膜25能如下形成在形成n型半导体膜27之后，一度剥离沟槽24的侧面的绝缘膜，再度利用热氧化化等较厚地形成氧化膜。
接着，如图11所示，例如利用CMP(Chemical MechanicalPolishing)法埋入栅电极材43，形成栅电极26。上述栅电极26能通过如湿法腐蚀等各向同性地腐蚀而形成、或通过RIE法各向异性地腐蚀而形成。
接着，例如利用离子注入法，在n-型漏区21中注入p型杂质，例如硼(B)等。在进行上述工序之际，选择预定大小的加速电压，在深的位置进行离子注入，以便形成杂质浓度的峰值。然后，进行用于使注入了的离子活性化的高温(例如1000℃以上)下的热处理，从而形成杂质浓度的分布近似BOX形状的p型基区22。
而且，形成上述p型基区22和n型半导体层27的方法，能使用选择性外延生长方法等。
接着，如图12所示，在与沟槽24侧面相接的p型基区22的表面层，注入如磷(P)或砷(As)等n+型杂质，选择性形成n+型源区23。接着，在与n+型源区23相邻接的p型基区的表面层，离子注入如硼(B)等p型杂质，形成p+型半导体层30。而且，这些p型基区22和n+型源区23能在形成沟槽24之前形成。
接着，如图13所示，例如利用热氧化法形成绝缘膜45，以便对栅电极26进行电绝缘。再有，例如进行各向同性或各向异性的腐蚀，除去n+型源区23上和p+型半导体层30上的绝缘膜41，使接触的硅部分露出。接着，在n+型源区23上、p+型半导体层30上、及绝缘膜45上，形成源电极29。再有，在与n+型半导体衬底20的与上述主表面相对的其他表面(背面)上，形成漏电极28。
通过以上工序，形成图1所示的纵式MOSFET。
在上述制造工序中，在与沟槽25的底部相接的部分形成n型半导体层27之后，在更深的位置注入离子以形成杂质浓度的峰值，通过进行热扩散来形成p型基区22。通过上述工序，在深的位置注入p型杂质离子的工序、及其后的热扩散工序中，n型半导体层27成为p型杂质的阻挡层，决定p型基区22的杂质浓度的下限，所以能陡峭地形成n+型源区23和n型半导体层27的pn结。因此，可以使p型基区22的杂质浓度的分布近似BOX形状。再有，由于能以接近BOX形状的方式较浅地形成沟槽24，所以形成Y1以满足0＜Y1＜1.2[μm]变得容易。
再有，通过仅进行一次注入p型杂质离子的工序，形成p型基区22。因此，可以减少制造工序，降低制造成本。
而且，能通过外延生长法选择性形成n型半导体层27。再有，为了形成n型半导体层27而被注入的离子优选使用砷(As)。由于使用砷，可以确保向沟槽24的宽度方向的扩散。
接着，使用图14至图19，以图1所示的纵式MOSFET为例，说明具有图4所示的p型基区22的杂质浓度分布的半导体器件的制造方法。
首先，如图14所示，在n+半导体衬底20的主表面上，例如利用外延生长法形成作为漏区的n-型漏区21。再有，在n-型漏区21上，例如利用热氧化法形成氧化膜47。
接着，如图15所示，例如利用离子注入法，在n-型漏区21上，例如通过注入硼(B)等p型杂质来形成p型半导体层48。在上述工序中，在浅的区域主要注入p型杂质，使得阈值电压(Vth)成为预定的值。接着，例如利用热氧化法，在氧化膜47上淀积氧化膜49。
接着，在氧化膜49上涂敷光致抗蚀剂，对上述光致抗蚀剂进行曝光和显影，在氧化膜49上形成成为沟槽24的图形(图未示出)。然后，除去该光致抗蚀剂。接着，如图16所示，例如利用RIE法进行各向异性腐蚀，形成沟槽24，该沟槽24具有贯通氧化膜49、氧化膜47和p型半导体层48、且深达n-型漏区21的预定深度。接着，例如利用热氧化法，在上述沟槽24的内部形成氧化膜25。
接着，如图17所示，以形成有上述图形的氧化膜49为掩膜，例如利用离子注入法，在n-型漏区21注入n型杂质，如磷(P)等，从而在沟槽24底部形成n型半导体层27。
接着，如图18所示，例如通过离子注入法注入硼(B)等p型杂质，而在比上述p型半导体层48深的区域形成p型半导体层50，主要使p型杂质浓度的积分值成为预定的值。进一步进行采用用于使上述注入了的离子活性化的高温的(例如1000℃以上)热处理。因此，形成p型基区22，其杂质浓度的分布比上述p型半导体层48和p型半导体层50更接近BOX形状、且具有两个杂质浓度的峰值。
接着，除去氧化膜49。然后，如图19所示，例如使用热氧化法，使沟槽24的底部的绝缘膜25的膜厚形成得较厚。接着，例如利用CVD法在整个面上淀积形成栅电极材43。
然后，通过与图11至图13所示的工序一样的工序，制造图1所示的纵式MOSFET。
在上述工序中，通过两次的离子注入工序，能使p型半导体层的杂质浓度的分布更接近BOX形状。因此，在第一次离子注入工序中，在浅的层主要注入离子以使得阈值电压(Vth)变成预定的值，在第二次离子注入工序中，在深的层主要注入离子以使得杂质浓度的积分值变成预定的值。如上所述，通过根据目的来分开进行离子注入工序，可以更接近BOX形状。而且，当然不限于两次离子注入工序，也可以通过多次离子注入工序来形成p型基区22。
再有，在第二次离子注入工序之前，在沟槽24的底部形成n型半导体层27。因此，对上述第二次离子注入工序及其后的热处理工序，将n型半导体层27作为阻挡层使用。另外，能决定p型基区22的杂质浓度的下限，陡峭地形成n+型源区23和n-型漏区21的pn结。因此，能使p型基区22的杂质浓度的分布接近BOX形状。其他效果与图7至图14中所示的工序产生的效果一样。
(第2实施方式)接着，使用图20说明第2实施方式涉及的半导体器件。在以下的实施方式的说明中，更详细地说明与上述第1实施方式不同的部分，并省略重复部分的说明。
图20是表示本发明的第2实施方式涉及的半导体器件的剖面结构图。如图20所示，在n-型漏区21上形成电流通路确保层51。还在电流通路确保层51中形成沟槽24。另外，如图20所示的沟槽24的底部形成得比电流通路确保层51的最深的部分要浅，但也可以贯通电流通路确保层51、形成在n-型漏区21中。
上述电流通路确保层51是确保流动在p型基区22中的n+型源区23与n-型漏区21之间的电流的通路、降低栅漏反馈电容的层。作为该电流通路确保层51，能使用如杂质浓度比n-型漏区21高的n型的层、或含碳的层等。
另外，与第1实施方式一样，优选X1、X2和Y1形成得满足0.05＜X1/X2＜0.25、及Y2＜3[μm]。
通过上述电流通路确保层51，可以确保流动在p型基区22中的n+型源区23与n-型漏区21之间的电流的通路，降低栅漏反馈电容。
而且，将n型高浓度杂质层作为电流通路确保层51时，第2实施方式涉及的p型基区22在p型基区22与电流通路确保层51的整个界面附近，有图3所示的杂质浓度的分布。
再有，上述沟槽25即使贯通电流通路确保层51、形成在n-型半导体层22中，也可以得到与上述相同的效果。
接着，使用图21或图22来说明第2实施方式涉及的半导体器件的制造方法。
如图21所示，例如通过外延生长法，在n+型半导体衬底20的主表面上形成作为漏区的n-型漏区21。再有，例如通过外延生长法，在n-型漏区21上形成电流通路确保层51。再有，例如顺次通过外延生长法形成p型基区22，例如通过热氧化法形成氧化膜41、42。而且，上述电流通路确保层51可以使用例如通过外延生长法所形成的n型半导体层、或含有碳的层。
接着，在氧化膜24上涂敷光致抗蚀剂，对上述光致抗蚀剂进行曝光和显影，在氧化膜42上形成作为沟槽的图形(图未示出)。然后，除去该光致抗蚀剂。再有，如图22所示，将氧化膜42作为掩膜，例如利用RIE法进行各向异性腐蚀，形成沟槽24，该沟槽24具有贯通氧化膜41、p型基区22、深达电流通路确保层51的预定深度。接着，例如利用热氧化法，在上述沟槽24的内部形成氧化膜25。
以下，通过与图9至图13所示一样的工序，制造图20所示的半导体器件。
在上述制造工序中，在形成p型基区22之前，在n-型漏区21上形成电流通路确保层51。因而，可以防止p型基区22及电流通路确保层51中的杂质相互扩散。因而，能陡峭地形成p型基区22与电流通路确保层51的pn结。其结果，能使p型基区22的杂质浓度的分布接近BOX形状。
(第3实施方式)接着，使用图23说明第3实施方式涉及的半导体器件。图23是示意性表示第3实施方式涉及的半导体器件的剖面结构图。如图23所示，n-型漏区21和p型基区22的边界的至少一部分比沟槽24的底部深，至少与沟槽24的底部相接的n-型漏区21的相对置的宽度(即X1)形成得比沟槽24的宽度小。
通过如上所述的构成，可以降低栅电极24和成为漏极的n-型漏区21的对置面积。因而，可以降低栅漏反馈电容。
接着，使用图24说明图23所示的半导体器件的制造方法。
首先，如图24所示，通过与图14和图15所示的工序一样的工序，在n+型半导体衬底20的表面上，形成n-型漏区21、p型基区48、绝缘膜42。接着，例如利用离子注入法，在深的区域将p型杂质、如硼(B)等注入n-型漏区21。在进行上述工序时，通过选择预定大小的加速电压将离子注入更深的位置。然后，进行用于使注入了的离子活性化的高温(例如1000℃以上)下的热处理，而形成杂质浓度的分布近似BOX形状的p型基区22。
接着，例如利用热氧化法，在氧化膜41上形成用于形成沟槽的厚的绝缘膜42(掩膜材)。在氧化膜42上涂敷光致抗蚀剂，对上述光致抗蚀剂进行曝光和显影，在氧化膜42上形成用于形成沟槽24的图形(图未示出)。然后，除去该光致抗蚀剂。再有，如图24所示，将氧化膜42作为掩膜，例如利用RIE法形成沟槽24。
接着，在沟槽24形成形成薄的利用热氧化生长的绝缘膜25。再有，例如利用离子注入法，将n型杂质如磷(P)或砷(As)等，以与沟槽24的底部相接的方式注入到n-型漏区21中，形成n型半导体层27。在上述工序中，至少沟槽24的宽度形成得比X1大。另外，形成上述n型半导体层27的工序的n型杂质优选是磷(P)。
以下，通过与图11至图13所示的工序一样的工序，制造图23所示的半导体器件。
在上述形成n型半导体层27的工序中，优选使用磷(P)。上述磷(P)通过热扩散工序向沟槽深度方向的扩散大、且扩散到绝缘膜25，所以由p型基区22夹着的区域能通过热扩散的时间、温度任意地调节。因而，能以至少沟槽24的宽度大于X1的方式而容易地形成n型半导体层27。
(第4实施方式)接着，使用图25说明本发明第4实施方式涉及的半导体器件。图25是表示本发明的第4实施方式涉及的半导体器件的剖面结构图。如图25所示，栅电极26的表面形成得高于沟槽24的表面。再有，在栅电极26的表面和侧面的一部分，形成低电阻层55。上述低电阻层55例如使用金属层、硅化物层等。另外，上述低电阻层55也可以形成在n+型源区23或p+型半导体层30的表面上。
如上所述，由于栅电极26的表面形成得高于沟槽24的表面，所以栅电极26的体积增大。为此，可以降低栅电极26的栅极电阻。另外，由于能在低电阻层55、半导体表面的n+型半导体层23和P+型半导体区30之间确保任意的间隔，所以能确保它们的绝缘性。
另一方面，维持着上述Y2，即维持着沟道长度。其结果，在维持导通电阻的同时，能降低栅极电阻。而且，由于栅电极26的表面高于沟槽的表面，所以能减小X2方向、即栅电极26的栅极宽度方向的芯片尺寸。
再有，通过降低上述电阻，能提高开关特性。因而，在例如电源等系统中组装入图25所示的半导体器件时，因各半导体器件的开关特性的提高而能够大幅地提高系统整体的可靠性。为此，降低上述栅极电阻是重要的。
另外，由于在栅电极26的表面和侧面的一部分形成低电阻层55，所以可以进一步降低上述栅极电阻。上述低电阻层55形成在n+型源区23或p+型半导体层30的表面上时，也能够得到同样的效果。
另外，图25所示的栅电极24或低电阻层55的结构当然也可以组合上述图1、图20、图23等的半导体器件。
接着，使用图26至图28说明图25所示的半导体器件的制造方法。
首先，通过与图7至图9所示的工序一样的工序，在n+型半导体衬底的主表面上，形成n-型漏区21、沟槽24、绝缘膜25、绝缘膜41和n型半导体层27。
接着，如图26所示，例如利用CVD法淀积形成栅电极材43。再以光致抗蚀剂57为掩膜，例如利用RIE法进行各向异性腐蚀，腐蚀栅电极材43，形成栅电极26，使得沟槽25的表面高于该表面。
接着，如图27所示，通过与图12所示的工序一样的工序，形成n+型源区23和p型半导体层30。而且，在工序上，也可以在形成沟槽24之前形成该n+型源区23。
接着，例如在整个面上淀积氧化膜，利用RIE法对其进行各向异性腐蚀，从而在比硅表面突出的多晶硅的侧面形成侧壁，然后，例如在整个面上形成Ti膜(图未示出)。再有，对Ti膜进行850℃以上的高温工序，通过湿法处理，形成TiSi2膜等低电阻层55。已知在上述工序中，若在形成低电阻层55后进行850℃以上的高温工序，则TiSi2膜凝结，比电阻上升。为此，在形成n+型源区23和p型半导体层30之后，进行使该栅电极材26低电阻化的工序。也就是说，利用自对准硅化工序，在栅电极26上淀积金属膜(Ti膜)后，进行热工序。通过上述工序形成低电阻层55。
然后，形成用于确保栅电极材26和低电阻层55、n+型源区23和p型半导体层30的绝缘性的绝缘膜24，利用各向异性或各向同性的腐蚀来去除n+型源区23的至少一部分和p+型半导体层30上的绝缘膜24，形成源电极29，通过上述工序制造图25所示的半导体器件。
而且，能在形成上述栅电极26的工序之后，去除p型基区22的表面上的绝缘膜25，形成n+型源区23和p型半导体层30，进行自对准硅化工序。通过上述工序，在n+型源区23的至少一部分和p型半导体层30的表面上同时形成硅化物层。为此，可以降低制造成本。
另外，为了得到图25所示的半导体器件而残留着图7至图9所示的绝缘膜41或绝缘膜42，淀积多晶硅之后，进行腐蚀，从而也能在沟槽的正上方形成高度基本与掩膜材相同的多晶硅。通过使用如上所述的抗蚀剂的工序，也能在没有从沟槽向左右的偏移地进行微细化时有效，而且具有缩短工序的优点。
(第5实施方式)接着，使用图28说明第5实施方式涉及的半导体器件。
图28是表示本发明的第5实施方式涉及的半导体器件的剖面结构图。如图28所示，沟槽24从n+型源区23的表面横跨n+型源区23、p型基区22、n型半导体层27、及n-型漏区21形成，形成为贯通n+型源区23和p型基区22。再有，沟槽24的底部形成得比p型基区22的最深的底部还深。n型半导体层27以夹着沟槽24的方式形成于p型基区22和n-型漏区21之间。
再有，n型半导体层27与p型基区22相接，以夹着沟槽24的方式形成。n型半导体层27的杂质浓度形成得比n-型漏区21的杂质浓度高。
通过上述沟槽24的构造，可以进一步降低导通电阻。再有，通过上述n型半导体层27的结构，可以进一步短沟道化。其结果，可以提高开关特性。
另外，与在沟槽24的侧壁形成的绝缘膜25的膜厚相比较，在沟槽24的至少底部形成的绝缘膜的膜厚较厚。为此，即使沟槽24形成得深，也可以维持高耐压。
接着，使用图29说明图28所示的半导体器件的制造方法。
首先，通过与图7至图9所示的工序一样的工序，在n+型半导体衬底20的主表面上，形成n-型漏区21、沟槽24、绝缘膜25、及n型半导体层27。在此，上述绝缘膜25优选例如利用CVD法淀积形成的SiN膜等。
接着，例如利用RIE法进行腐蚀，延长沟槽24，使得贯通n型半导体层27，到达n-型漏区21的深的部分。再有，例如使用热氧化法，较厚地形成被延长的沟槽24的侧壁的绝缘膜和底部的绝缘膜25的膜厚。
以下，通过与图10至图13所示的工序一样的工序，制造图29所示的半导体器件。
如上所述，在被延长之前的沟槽24上使用SiN膜等绝缘膜25，只在侧壁上残留该绝缘膜25，进一步较深地形成沟槽，之后，被延长的沟槽24的底部形成具有厚的膜厚的绝缘膜。为此，在成为沟道部的沟槽24的侧壁形成薄的绝缘膜，能在被延长的沟槽24的底部形成厚的绝缘膜。为此，可以使绝缘破坏强度提高，而且即使沟槽深也能维持高耐压。
再有，在形成n型半导体层27之后，形成p型基区22。为此，在沟槽24两边形成的n型半导体层27，在形成p型基区22的工序中，能防止向n-型漏区21扩散。
而且，在上述实施方式的说明中，说明了第1导电型为n型、第2导电型为p型的情形，当然即使第1导电型为p型、第2导电型为n型也能得到与本发明的实施方式相同的效果。
在上述第1至第5实施方式中说明的半导体器件中，仅示意性地示出剖面结构图，作为一个例子示出了n+型源区23经绝缘膜25与沟槽24常时邻接的结构。但是，具有同一剖面结构的半导体器件，作为平面布图结构，例如也能交互地布置n+型源区23和p+层30，来代替n+型源区23和p+层30相对于沟槽24的延长方向垂直相交。
再有，在说明本发明的过程中，仅使用纵式MOSFET作为一个例子。但是，本发明也能够容易地应用于如IGBT等其他半导体器件。
以上，虽然使用第1至第5的实施方式说明了本发明，但本发明不限于上述各实施方式，在实施阶段能在不脱离其要旨的范围内进行种种变化。另外，在上述各实施方式中已经包含各种阶段的发明，能通过所公开的多个构成要件的适当组合而抽出本发明。例如，即使从各实施方式所示的全部构成要件中削减几个构成要件，也能至少解决本发明要解决的课题部分所述的课题中的一个课题，获得在发明效果部分说明的效果中的至少一个效果的情况下，能抽出其构成要件被削减的构成来作为发明。
发明的效果如以上说明，根据本发明，能得到可以提高开关特性的半导体器件及其制造方法。
权利要求
1.一种半导体器件，其特征在于，包括第1导电型的第1半导体层；第2导电型的第2半导体层，形成在上述第1半导体层上；第1导电型的第3半导体层，形成在上述第2半导体层中，与上述第1半导体层电分离；沟槽，从上述第3半导体层的表面贯通上述第3半导体层，深度至少到达上述第1半导体层的附近；第1绝缘膜，形成在上述沟槽的侧壁和底部；第1电极，至少一部分形成在上述沟槽内的上述第1绝缘膜上，与上述第1至第3半导体层电分离，上述第2半导体层的沿着上述沟槽的侧面的杂质浓度的分布具有上述第3半导体层与上述第2半导体层的界面附近的第1峰值、及在上述第2半导体层与上述第1半导体层的界面附近且低于上述第1峰值的第2峰值。
2.一种半导体器件，其特征在于，包括第1导电型的第1半导体层；第2导电型的第2半导体层，形成在上述第1半导体层上；第1导电型的第3半导体层，形成在上述第2半导体层中，与上述第1半导体层电分离；沟槽，从上述第3半导体层的表面贯通上述第3半导体层，深度至少到达上述第1半导体层的附近；第1绝缘膜，形成在上述沟槽的侧壁和底部；第1电极，至少一部分形成在上述沟槽内的上述第1绝缘膜上，与上述第1至第3半导体层电分离，上述第2半导体层的沿着上述沟槽的侧面的杂质浓度的分布至少在上述第2半导体层与上述第1半导体层的界面附近有峰值。
3.一种半导体器件，其特征在于，包括第1导电型的第1半导体层；第2导电型的第2半导体层，形成在上述第1半导体层上；第1导电型的第3半导体层，形成在上述第2半导体层中；沟槽，从上述第3半导体层的表面贯通上述第3半导体层，深度至少到达上述第1半导体层的附近；第1绝缘膜，形成在上述沟槽的侧壁和底部；第1电极，至少一部分形成在上述沟槽内的上述第1绝缘膜上，上述第2半导体层之中60％以上的区域，占上述第2半导体层的沿着上述沟槽的侧面的杂质浓度的最大值的40％以上。
4.如权利要求1至3任一项所记载的半导体器件，其特征在于，元件的重复周期的最小宽度为X2μm、上述第2半导体层的夹着上述沟槽而对置的区域的宽度为X1μm时，上述X1、X2满足0.05＜X1/X2＜0.25的关系。
5.如权利要求1至3任一项所记载的半导体器件，其特征在于，上述第1绝缘膜的上述沟槽的底部附近的膜厚比上述沟槽的侧壁部分的膜厚还厚。
6.如权利要求1至3任一项所记载的半导体器件，其特征在于，上述第2半导体层与上述第1半导体层的界面，在上述沟槽附近浅，在周边部分深。
7.如权利要求6所记载的半导体器件，其特征在于，从上述第3半导体层的表面到上述第2半导体层的最深的底部为止的深度为Y2μm、从上述沟槽的最深的底部到上述第2半导体层的最深的底部为止的深度为Y1μm时，上述Y1、Y2为Y2＜3μm0＜Y1＜1.2μm。
8.如权利要求1至3任一项所记载的半导体器件，其特征在于，还包括第2导电型的第4半导体层，设置在上述第2半导体层上，与上述第3半导体层相邻。
9.如权利要求1至3任一项所记载的半导体器件，其特征在于，上述第1电极是多晶硅。
10.如权利要求1至3任一项所记载的半导体器件，其特征在于，上述第1电极的一部分，上部从上述沟槽突出。
11.如权利要求10所记载的半导体器件，其特征在于，还具有低电阻层，设置在从上述沟槽突出的上述第1电极的表面的至少一部分上。
12.如权利要求8所记载的半导体器件，其特征在于，还具有第2电极，形成在上述半导体衬底的与主表面相对置的表面上；第2绝缘膜，形成在上述第1绝缘膜上和第1电极上；及第3电极，形成在上述第3半导体层上、上述第4半导体层上、及上述第2绝缘膜上。
13.一种半导体器件的制造方法，其特征在于，包括以下工序在第1导电型的第1半导体层上，形成第2导电型的第2半导体层的工序；在上述第2半导体层的表面区域，形成与上述第1半导体层电分离的第1导电型的第3半导体层的工序；形成沟槽的工序，上述沟槽从上述第3半导体层的表面贯通上述第3半导体层，深度至少到达上述第1半导体层的附近；在上述沟槽的侧壁和底部，形成第1绝缘膜的工序；形成第1电极的工序，上述第1电极的至少一部分形成在上述沟槽内的上述第1绝缘膜上，与上述第1至第3半导体层电分离，形成上述第2半导体层的工序具有形成第1峰值的工序和形成第2峰值的工序，上述第1峰值在上述第3半导体层与上述第2半导体层的界面附近、且决定阈值电压，上述第2峰值在上述第2半导体层与上述第1半导体层的界面附近、且低于上述第1峰值、决定上述第2半导体层的掺杂量。
14.如权利要求13所记载的半导体器件的制造方法，其特征在于，形成上述第2半导体层的工序具备进行第1离子注入来形成上述第1峰值的工序、及选择比上述第1离子注入高的加速电压进行第2离子注入来形成上述第2峰值的工序。
15.如权利要求13所记载的半导体器件的制造方法，其特征在于，形成上述第2半导体层的工序通过选择性外延生长方法进行。
全文摘要
本发明提供能提高开关特性的半导体器件及其制造方法。纵式MOSFET，在漏区(21)上形成基区(22)，在该基区中形成源区(23)。形成沟槽(24)，其从上述源区的表面贯穿该基区，深度至少到达漏区的附近。在沟槽的侧壁和底部形成栅绝缘膜(25)，栅电极(26)的至少一部分形成在沟槽内。上述基区的杂质浓度分布具有源区与基区的界面附近的第1峰值、及在基区与漏区的界面附近且低于上述第1峰值的第2峰值；由上述第1峰值决定阈值电压，由上述第2峰值决定基区的掺杂量。
文档编号H01L21/336GK101093856SQ20071011219
公开日2007年12月26日 申请日期2004年8月4日 优先权日2003年8月5日
发明者小野升太郎, 川口雄介, 中川明夫 申请人:株式会社东芝