包括局部控制栅极的非易失性存储设备及相关方法和设备的制作方法

专利名称：包括局部控制栅极的非易失性存储设备及相关方法和设备的制作方法
技术领域：
本发明一般地涉及电子存储设备，并且更具体地涉及非易失性存储设备 以及相关系统和方法。
背景技术：
可以使用先进的电可擦除可编程只读存储器(EEPROM)技术来实现片上 系统(SOC)功能。SOC技术可能需要高性能、快速存取、低电压和低功率操 作EEPROM以及先进的CMOS工艺。通常，非易失性存储器可包括用于代 码存储的快闪存储器和用于数据存储的EEPROM存储器。EEPROM存储器 可能需要极高的持久性(高达一百万个擦除/编程周期)和字节可更改的功能。
传统上，字节可更改的EEPROM存储器基于浮置栅极隧道氧化物 (FLOTOX)单元，并且是将Fowler-Nordheim(FN)隧穿用于写入和擦除操作二 者来操作的。每个单元可以包括隧穿区、高电压(HV)选择晶体管、和在漏极 侧的单独的高电压(HV)选择晶体管。尽管FLOTOX存储器可以提供低功率操 作并且可以提供高持久性，但是FLOTOX存储器可能具有比较大的单元尺寸。
例如，在Tao等人的、名称为"Device Architecture And Reliability Aspects Of A Novel 1.22jim2 EEPROM Cell In 0.18jim Node For Embedded Applications" (Microelectronics Engineering, 72, 2004, pages 415-420)的参考文献中讨论了存 储器结构，其公开内容通过引用而被整体合并于此。Tao的发表文献的 EEPROM结构可以在提供诸如字节可更改性、高持久性和低功率操作的特征 的同时改进可扩展性(scalability)。更具体地说，Tao的发表文献的EEPROM
结构可基于2T-FN-NOR(2晶体管-FN-NOR)单元。
在4t予Imamiya等人的、名称为 "Nonvolatile Semiconductor Memory Device"的美国专利第6031764号中讨论了另外的存储器结构，其公开内容 通过引用而被合并于此。如在Imamiya的专利中讨论的那样，非易失性半导 体设备可以包括具有例如NAND存储单元的存储单元阵列、用于选择并驱动 字线的行解码器、以及用于经由位线与所选存储单元交换数据的数据感测放 大器/锁存电路。可以沿字线方向将存储单元阵列划分为块。在半导体衬底上 分别形成的阱中形成各个块。可以通过在块之间的边界区中形成的控制晶体 管来连续地由行解码器驱动的每条字线。关断控制晶体管可以使得能够逐块 地同时擦除数据。
尽管有上面讨论的存储器结构，但是在本领域中仍然存在对于改进的存 储器结构和方法的需求。

发明内容
根据本发明的一些实施例， 一种电子系统可以包括半导体村底，所述半
导体衬底包括具有相同传导类型的第 一 电隔离阱和第二电隔离阱。可以在第
一阱上提供第 一多个非易失性存储单元晶体管，并且可以在第二阱上提供第
二多个非易失性存储单元晶体管。局部控制栅极线可以与第一多个非易失性
存储单元晶体管和第二多个非易失性存储单元晶体管电耦接，并且组选择晶
体管可以电耦接在局部控制栅极线和全局控制栅极线之间。更具体地说，组 选择晶体管可被配置为响应于施加到组选择晶体管的栅极的组选择栅极信号
而将局部控制栅极线和全局控制栅极线耦接和断开。
第 一 电隔离阱和第二电隔离阱可以具有第 一传导类型，半导体衬底可以 包括具有与第 一传导类型不同的第二传导类型的阱，并且组选择晶体管可以
在具有第二传导类型的阱上。更具体地说，具有相同传导类型的第一电隔离 阱和第二电隔离阱可以是第一电隔离p型阱和第二电隔离p型阱，具有第二 传导类型的阱可以是n型阱，并且组选择晶体管可以是PMOS组选择晶体管。 具有第二传导类型的阱可以在具有第 一传导类型的第 一电隔离阱和第二电隔 离阱之间，或者具有第一传导类型的第一阱可以在具有第二传导类型的阱和 具有第一传导类型的第二阱之间。第一多个非易失性存储单元晶体管可以包 括8个非易失性存储单元晶体管，第二多个非易失性存储单元晶体管可以包括8个非易失性存储单元晶体管，并且组选择晶体管可以是字节选择晶体管。 此外，控制器可以耦接到具有第一传导类型的第一阱和第二阱、全局控 制栅极线、以及组选择晶体管的栅极。该控制器可被配置为将不同的第一电 偏置和第二电偏置同时施加到具有第一传导类型的第一电隔离阱和第二电隔 离阱。当将第一电偏置和第二电偏置施加到第一电隔离阱和第二电隔离阱时， 控制器还可以被配置为将导通信号施加到组选择晶体管的栅极、以及将相同 的控制栅极信号从全局控制栅极线通过组选择晶体管施加到局部控制栅极线 以及第一多个存储单元晶体管和第二多个存储单元晶体管。由此，可以在保 持第二多个存储单元晶体管的编程状态的同时擦除第 一多个存储单元晶体管 的编程状态。
所述控制器还可以被配置为在读取操作期间从输入/输出总线接收地址 信息，并且在读取操作期间响应于该地址信息而将数据从第 一多个非易失性 存储单元晶体管和/或第二多个非易失性存储单元晶体管中的至少一个提供 给输入/输出总线。此外，处理器可以耦接到输入/输出总线，并且该处理器可 以被配置为产生地址信息，并且经由输入/输出总线将该地址信息提供给控制 器。所述处理器还可以被配置为在读取操作期间经由输入/输出总线从控制器 接收数据。此外，所述控制器可以被配置为在写入操作期间从输入/输出总线 4妻收地址信息和数据，并且该控制器可以被配置为将数据写入由所述地址信 息限定的、第 一多个非易失性存储单元晶体管和/或第二多个非易失性存储单 元晶体管中的至少 一个。耦接到输入/输出总线的处理器可以被配置为产生所 述地址信息和数据，并且在写入操作期间经由输入/输出总线将所述地址信息 和数据提供给控制器。根据本发明的一些实施例，经由输入/输出总线耦接到 控制器的处理器可以被配置为操作诸如无线电话、个人数字助理、数字照相 机、数字音频播放器/记录器、数字视频记录器/播放器等的电子系统。
根据本发明的一些其它实施例，可以提供一种方法，用于操作非易失性 集成电路存储设备，所述非易失性集成电路存储设备包括在具有相同传导类 型的相应第一电隔离阱和第二电隔离阱上的第一多个存储单元晶体管和第二
多个存储单元晶体管。该方法可以包括将第一电偏置和第二电偏置同时施
加到具有相同传导类型的第一电隔离阱和第二电隔离阱，并且第一电偏置和 第二电偏置可以是不同的。当将第一电偏置和第二电偏置施加到第一电隔离 阱和第二电隔离阱时，可以将相同的控制栅极信号施加到第一多个存储单元
晶体管和第二多个存储单元晶体管，以由此在保持第二多个存储单元晶体管 的编程状态的同时擦除第一多个存储单元晶体管的编程状态。
第一电隔离阱和第二电隔离阱可以包括第一电隔离p型阱和第二电隔离 p型阱。此外，第一多个非易失性存储单元晶体管可以包括8个非易失性存 储单元晶体管，第二多个非易失性存储单元晶体管可以包括8个非易失性存 储单元晶体管，并且组选择晶体管可以包括字节选择晶体管。
此外，可以在读取操作期间从输入/输出总线接收地址信息，并且可以在 读取操作期间响应于该地址信息而将来自第 一多个非易失性存储单元晶体管 和/或第二多个非易失性存储单元晶体管中的至少一个的数据提供给输入/输 出总线。在从输入/输出总线接收地址信息之前，可以从处理器经由输入/输出 总线传送该地址信息，并且在将数据提供给输入/输出总线之后，可以在读取 操作期间从输入/输出总线取回所述数据。在写入操作期间，可以从输入/输出 总线接收地址信息和数据，并且可以将所述数据写入由所述地址信息限定的、 第一多个非易失性存储单元晶体管和/或第二多个非易失性存储单元晶体管 中的至少一个。在从输入/输出总线接收地址信息和数据之前，可以从处理器 经由输入/输出总线传送该地址信息和数据。才艮据本发明的一些实施例，经由 输入/输出总线耦接到存储设备控制器的处理器可以被配置为操作诸如无线 电话、个人数字助理、数字照相机、数字音频播放器/记录器、数字视频记录 器/播放器等的电子系统。
根据本发明的另外的实施例， 一种电子系统可以包括具有相同传导类型 的第 一 电隔离阱和第二电隔离阱的半导体衬底。可以提供第 一 多个非易失性 存储单元，使得第 一多个非易失性存储单元的每个非易失性存储单元包括串 联耦接在第一阱上的相应字选择晶体管和扇区选择晶体管之间的非易失性存 储单元晶体管。可以提供第二多个非易失性存储单元，使得第二多个非易失 性存储单元的每个非易失性存储单元包括串联耦接在第二阱上的相应字选择 晶体管和扇区选择晶体管之间的非易失性存储单元晶体管。第一多条位线可 以耦接到第一多个存储单元的相应扇区选择晶体管，第二多条位线可以耦接 到第二多个存储单元的相应扇区选择晶体管，并且局部控制栅极线可以与第
一多个非易失性存储单元晶体管和第二多个非易失性存储单元晶体管电耦 接。组选择晶体管可以电耦接在局部控制栅极线和全局控制栅极线之间，并 且该组选择晶体管可被配置为响应于施加到该组选择晶体管栅极的信号而将
局部控制栅极线和全局控制栅极线电耦接和断开。行解码器可以耦接到第一 多个非易失性存储单元和第二多个非易失性存储单元的字选择晶体管和扇区 选择晶体管，并且该行解码器可以耦接到全局控制栅极线。列解码器可以耦 接到第一电隔离阱和第二电隔离阱、第一多条位线和第二多条位线、以及组 选择栅极线。控制器可以耦接到行解码器和列解码器。该控制器可被配置为 命令列解码器将不同的电偏置施加到第 一阱和第二阱、以及在将不同的电偏 置施加到第 一阱和第二阱的同时，命令组选择晶体管将相同的控制栅极信号
从全局控制栅极线经由局部控制栅极线提供给第 一 多个非易失性存储单元和 第二多个非易失性存储单元的非易失性存储单元晶体管。由此，可以在保持
第二多个存储单元晶体管的编程状态的同时擦除第 一 多个存储单元晶体管的 编禾呈状态。
第一电隔离阱和第二电隔离阱可以具有第一传导类型，半导体衬底可以 包括具有与第 一传导类型不同的第二传导类型的阱，并且组选择晶体管可以 在具有第二传导类型的阱上。更具体地说，具有相同传导类型的第一电隔离 阱和第二电隔离阱可以是第一电隔离p型阱和第二电隔离p型阱，具有第二
传导类型的阱可以是n型阱，并且组选择晶体管可以是PMOS组选择晶体管。 此外，具有第二传导类型的阱可以在具有第一传导类型的第一电隔离阱和第 二电隔离阱之间，或者具有第一传导类型的第一阱可以在具有第二传导类型 的阱和具有第 一传导类型的第二阱之间。第 一多个非易失性存储单元晶体管 可以包括8个非易失性存储单元晶体管，第二多个非易失性存储单元晶体管 可以包括8个非易失性存储单元晶体管，并且组选择晶体管可以是字节选择 晶体管。
所述控制器还可以被配置为在读取操作期间从输入/输出总线接收地址 信息，并且所述控制器被配置为在读取操作期间响应于该地址信息而将数据 从第一多个非易失性存储单元晶体管和/或第二多个非易失性存储单元晶体 管中的至少一个提供给输入/输出总线。此外，处理器可以耦接到输入/输出总 线。该处理器可以被配置为产生地址信息，并且经由输入/输出总线将该地址 信息提供给控制器，该处理器还可以被配置为在读取操作期间经由输入/输出 总线而从控制器接收数据。此外，控制器可以被配置为在写入操作期间从输 入/输出总线接收地址信息和数据，并且该控制器可以被配置为将数据写入由 所述地址信息限定的、第一多个非易失性存储单元晶体管和/或第二多个非易失性存储单元晶体管中的至少一个。耦接到输入/输出总线的处理器可以被配 置为产生所述地址信息和数据，并且在写入操作期间经由输入/输出总线将所 述地址信息和数据提供给控制器。根据本发明的一些实施例，通过输入/输出 总线耦接到存储设备控制器的处理器可以被配置为操作诸如无线电话、个人 数字助理、数字照相机、数字音频播放器/记录器、数字视频记录器/播放器等 的电子系统。
根据本发明的另外的实施例， 一种电子系统可以包括第 一多个非易失性 存储单元晶体管和第二多个非易失性存储单元晶体管、以及与第一多个非易 失性存储单元晶体管和第二多个非易失性存储单元晶体管电耦接的局部控制 栅极线。控制器可以耦接到局部控制栅极线，该控制器可被配置为在擦除操 作期间，在保持第二多个非易失性存储单元晶体管的编程状态的同时擦除耦 接到局部控制栅极线的第 一 多个非易失性存储单元晶体管的编程状态。
半导体衬底可以包括具有相同传导类型的第 一 电隔离阱和第二电隔离 阱，并且第一多个非易失性存储单元晶体管在第一阱上，第二多个非易失性 存储单元晶体管在第二阱上。所述控制器还可以被配置为在擦除操作期间， 将不同的第一电偏置和第二电偏置同时施加到具有第一传导类型的第一电隔 离阱和第二电隔离阱。更具体地说，第一电隔离阱和第二电隔离阱可以是第 一电隔离p型阱和第二电隔离p型阱。此外，第一多个非易失性存储单元晶 体管可以包括8个非易失性存储单元晶体管，第二多个非易失性存储单元晶
体管可以包括8个非易失性存储单元晶体管，并且组选择晶体管可以是字节
选择晶体管。


图1是图示根据本发明实施例的非易失性存储设备的框图。
图2是图示根据本发明实施例的、包括非易失性存储设备的电子系统的 框图。
图3A是根据本发明一些实施例的存储单元阵列的示意图。 图3B是沿剖面线A-B截取的图3A的存储单元阵列的一部分的横截面 视图。
图4是图示根据本发明一些实施例的用于写入、擦除和读取操作的信号 的表。
图5A是#4居本发明一些其它实施例的存储单元阵列的示意图。
图5B是沿剖面线C-D截取的图4A的存储单元阵列的一部分的横截面 视图。
图6A和图6B是根据本发明另外的实施例的存储单元阵列的横截面视图 的相应一半部分。
具体实施例方式
在下文中，参照附图来更充分地描述本发明，在附图中示出了本发明的 实施例。然而，本发明可以以许多不同的形式实施，而不应被解释为限于在 此阐述的实施例。更确切地说，提供这些实施例，使得本公开内容将变得透 彻和完整，并且将向本领域技术人员充分传达本发明的范围。在附图中，为 清楚起见，层和区域的尺寸和相对尺寸可能被夸大。相同的标号自始至终指 代相同的元件。
将理解的是当将元件或层称为"在另一元件或层上"或者"连接到" 或"耦接到"另一元件或层时，它可以直接在另一元件或层上或者直接连接 或耦接到另一元件或层，或者可以存在中间元件或层。反之，当将元件称为 "直接在另一元件或层上"或者"直接连接到"或"直接耦接到"另一元件 或层时，不存在中间元件或层。如在这里使用的那样，术语"和/或"包括任 一个和相关联地列出的项目的一个或多个的全部组合。
将理解的是尽管在这里可能使用术语第一、第二、第三等来描述各种 元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分 不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分 与另一区域、层或部分区分开。因此，下面讨论的第一元件、组件、区域、 层或部分可被称为第二元件、组件、区域、层或部分，而不背离本发明的教 导。
为了容易描述，在这里可能使用在空间上相对的术语，例如"在...之下"、 "在…下面"、"下面的"、"在...之上"、"上面的"等，以便描述如图所示的 一个元件或特征相对于另 一元件(或多个元件)或特征(或多个特征)的关系。将 理解的是除了在图中示出的方位以外，在空间上相对的术语还意欲嚢括使 用或操作中设备的不同方位。例如，如果图中的设备被翻转，则被描述为"在 其它元件或特征下面或之下"的元件将由此被定向为"在其它元件或特征之上"。因此，示例性术语"在...下面"可以嚢括在...之上和在...下面两个方位。
释在此使用的在空间上相对的描述词。此外，如在此使用的那样，"横向"是 指与垂直方向基本正交的方向。
在此使用的术语仅仅是为了描述特定实施例的目的，而不是意欲成为对
本发明的限制。如在此使用的那样，单数形式"一(a、 an)"和"该"意图是 也包括复数形式，除非上下文清楚地另外指出。还将理解的是当在本说明 书中使用时，术语"包括"和/或"包含"指明所述特征、整数、步骤、操作、 元件和/或组件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、 元件、组件、和/或它们的组的存在或附加。
在这里参照横截面图示来描述本发明的示例实施例，所述横截面图示是 本发明的理想化实施例(和中间结构)的示意性图示。因此，应当预计到作为例 如制造技术和/或容差的结果导致的与图示的形状的偏差。因此，本发明的实 施例不应被解释为限于在此示出的区域的特定形状，而是应当包括由例如制 造引起的形状上的偏差。例如，被图示为矩形的注入区域通常会具有圓形或 弯曲特征以及/或者在其边缘处的注入浓度的梯度，而不是从注入区域到非注 入区域的二态(binary)改变。同样，通过注入形成的隐埋(buried)区域可导致在 隐埋区域和所述注入借以发生的表面之间的区域中的一些注入。因此，图中 所示的区域在本质上是示意性的，它们的形状不是意示器件的区域的实 际形状，并且不是意图限制本发明的范围。
除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与 本发明所属领域的普通技术人员通常理解的含义相同的含义。因此，这些术 语可以包括在这个时间之后产生的等同术语。还将理解诸如在常用字典中
景中的含义一致的含义，而不应以理想化或过于正式的意义来解释，除非在 这里这样明确地定义。通过引用而整体合并在这里提到的所有发表文献、专 利申请、专利、和其它参考文献。
根据图1所示的本发明的一些实施例，非易失性存储设备100可以包括 存储单元阵列10、行解码器30、列解码器40、数据输入/输出电路50、输入 /输出緩冲器60、控制器70和电压产生器80。可以将用于读取、写入和/或擦 除操作的行地址X-ADD和列地址Y-ADD从控制器70分别提供给行解码器
30和列解码器40。此外，电压产生器80可以产生用于读取、写入、和擦除 操作的不同电压电平。
输入/输出电路50可以包括写入驱动器52和感测放大器54。写入驱动器 52可以在控制器70的命令下在被选中的一个或多个存储单元(由行地址 X-ADD和列地址Y-ADD限定)处执行写入和擦除操作。感测放大器可以在被 选中的一个或多个存储单元(由行地址X-ADD和列地址Y-ADD限定)处执行 读取操作。
在读取操作期间，例如，可以在输入/输出緩沖器60处(从输入/输出总线) 接收限定要读取的一个或多个存储单元的存储地址(包括行地址X-ADD和列 地址Y-ADD)，并且将其提供给控制器70。然后，控制器70可以将行地址 X-ADD提供给行解码器30,并且将列地址Y-ADD提供给列解码器，使得可 以将来自电压产生器80的适当电压电平提供给存储单元阵列10。然后，感 测放大器54可以读取存储在一个或多个被寻址的存储单元中的数据，并且， 可以将该数据从感测放大器54提供给输入/输出緩冲器60,并将该数据从输 入/输出緩沖器60提供给输入/输出总线。
在写入操作期间，可以在输入/输出緩冲器60处(从输入/输出总线)接收 限定要写入数据的一个或多个存储单元的存储地址(包括行地址X-ADD和列 地址Y-ADD),并且将其提供给控制器70。还可以在输入/输出緩冲器60处(从 输入/输出总线)接收要写入的数据并且将其提供给写入驱动器52。然后，控 制器70可以将行地址X-ADD提供给行解码器30,并且将列地址Y-ADD提 供给列解码器，使得可以将来自电压产生器80的适当电压电平提供给存储单 元阵列10。然后，写入驱动器52可以将所述数据写入一个或多个被寻址的 存储单元。
在擦除操作期间，可以在输入/输出緩沖器60处(从输入/输出总线)接收 限定要擦除数据的一个或多个存储单元的存储地址(包括行地址X-ADD和列 地址Y-ADD),并且将其提供给控制器70。然后，控制器70可以将行地址 X-ADD提供给行解码器30,并且将列地址Y-ADD提供给列解码器，使得可 以将来自电压产生器80的适当电压电平提供给存储单元阵列10,以便擦除 一个或多个被寻址的存储单元。
此外，根据本发明的一些实施例，可以将图1的非易失性存储设备IOO 实施为如图2所示的电子系统500中的非易失性存储设备IOO(例如非易失性地说，存储系统500可以包括电耦接到图l的非易失
性存储设备100的输入/输出緩冲器60的输入/输出总线501。存储系统500 还可以包括加密电路510、逻辑电路520、数字信号处理器530、主处理器540、 静态随机存取存储器550、动态随机存取存储器560、只读存储器570、射频 电路580、和/或输入/输出电路590。例如，非易失性存储设备100可以由此 响应于经由输入/输出总线501从主处理器540接收的指令/地址而执行读取、 写入和/或擦除操作。
尽管在图2中作为示例示出了电子系统500的元件，但是根据本发明的 所有实施例，并不需要图2的所有元件，并且/或者可以包括没有在图2中示 出的元件。例如，电子系统500可以是无线通信设备，例如无线电话、无线 个人数字助理(例如运行Palm⑧操作系统或Windows⑧移动操作系统)、无线手 持计算机等，并且可以使用非易失性存储器IOO来存储操作代码、标识信息、 序列号、联系信息(例如姓名、地址、电话号码、电子邮件地址等)、简档信息 等。因此，射频电路580可以根据远距离通信标准(例如蜂窝无线电话标准)、 短距离通信标准(例如蓝牙标准)、和/或WiFi标准来提供无线通信。在无线通 信设备中，可以省略单独的输入/输出电路590，或者可以向单独的输入/输出 电路590提供到其它计算设备(例如用于数据传递的个人/膝上计算机)的有线 或其它耦接。
根据本发明的其它实施例，电子系统500可以是由直接耦接到输入/输出 总线501的外部主机控制的快闪存储卡系统。例如，可以将输入/输出总线501 和提供与外部主机的可拆卸的电和机械连接的连接器集成，所述外部主机可 以是数字照相机、数字视频记录器/播放器、数字音频播放器/记录器、无线电 话等。作为快闪存储卡系统，电子系统500的非易失性存储设备100可以被 配置为存储数字照片、数字视频、数字音频、无线电话数据(例如无线电话标 识、序列号、if关系信息、个人数字助理、手持计算机等)、操作代码、简档信 息等。因为电子系统500可由电和机械地耦接到输入/输出总线501的外部主 机控制，所以可以省略诸如射频电if各580、输入/输出电路590和/或主处理器 540的元件。
如上面讨论的那样，图1的非易失性存储设备IOO可以被定义为包括与 行解码器30、列解码器40、数据输入/输出电路50、输入/输出緩冲器60、和 /或电压产生器80相分离的控制器70。然而，术语控制器可以被定义为包括
控制器70以及行解码器30、列解码器40、数据输入/输出电路50、输入/输 出緩冲器60、和/或电压产生器80中的一个或多个。例如，术语控制器可以 被定义为包括控制器70、行解码器30、列解码器40、数据输入/输出电路50、 输入/输出缓冲器60、和电压产生器80。现在将针对图3A-3B、5A-5B和6A-6B 来更详细地讨论根据本发明各种实施例的单元阵列。
图3A是根据本发明一些实施例的存储单元阵列10a的示意图，图3B是 沿图3A的剖面线A-B截取的图3A的存储单元阵列的一部分的横截面视图。 根据图3A和图3B所示的本发明的一些实施例，非易失性集成电路存储单元 阵列10a可以包括半导体衬底103，所述半导体衬底103具有被高电压n阱 15分开的第一电隔离p型阱11和第二电隔离p型阱12。此外，可以在p型 阱11和12上一起提供非易失性存储单元晶体管Tl和字选择晶体管T2,并 且可以在高电压n阱15上提供字节选择晶体管T3。可以通过在隐埋的n型 阱BNW中提供p型阱11和12来在p型阱11和12之间提供电隔离。此外， p型阱上的扇区选择晶体管T4的栅极可以耦接到相应的扇区选择栅极线 SSG1和SSG2。此外，由虛线框17限定的图3B的区域对应于在阴影区域中 沿剖面线A-B截取的图3A的部分。
如图3A所示，可以在p型阱11和12的每一个中提供非易失性存储单 元晶体管Tl的8个字节和相应的字选择晶体管T2。此外，同一字节的非易 失性存储单元晶体管Tl的每个非易失性存储单元晶体管Tl的控制栅极可以 耦接到相同的局部控制栅极线LCG,并且同一 p型阱中的每个字节的非易失 性存储单元晶体管Tl可以耦接到不同的局部控制栅极线LCG。然而，每条 局部控制栅极线LCG可以耦接到至少两个不同的p型阱中的多个字节的非易 失性存储单元晶体管T1。此外， 一行中的每个字选择晶体管T2的栅极耦接 到相应的字线WL1、 WL2、 WL3或WL4;每个字节选择晶体管T3的栅极耦 接到相应的字节选择栅极线BSG;并且每个扇区选择晶体管T4的栅极耦接 到相应的扇区选择栅极线SSG1或SSg2。每个字选择晶体管T2电耦接在非 易失性存储单元晶体管Tl和相应的公共源极线CS1、 CS2、 CS3或CS4之间。 每个扇区选择晶体管T4电耦接在相邻的存储单元晶体管Tl(在同一扇区的不 同行中)的公共源极/漏极与位线L—BL1-L—BL16和R—BL1-R—BL16中的相应 位线之间。
在图3B的横截面视图中更详细地图示了相同的局部控制栅极线LCG到
不同的p型阱11和12中的多个字节的非易失性存储单元晶体管Tl的连接。 具体地说，可以在p型阱11上提供第一字节的非易失性存储单元晶体管
Tla-Tlh，可以在p型阱12上提供第二字节的非易失性存储单元晶体管 Tli-Tlp，并且p型阱11和p型阱12被电隔离。此外，可以在所有的非易失 性存储单元晶体管Tla-Tlh和Tli-Tlp上提供相同的局部控制栅极线LCG12， 并且局部控制栅极线LCG12可以通过相应的字节选择晶体管T3耦接到全局 控制栅极线GCG1。 p型阱11上的另一字节的非易失性存储单元晶体管可以 耦接到与局部控制栅极线LCG12相分离的局部控制栅极线LCG11,并且p 型阱12上的另一字节的非易失性存储单元晶体管可以耦接到与局部控制栅 极线LCG12相分离的局部控制栅极线LCG13。尽管在图3A和3B中没有示 出，但是局部控制栅极线LCGll、 LCG12和LCG13中的每一条可以使用被 单独控制的相应字节选择晶体管而耦接到相同的全局控制栅极线GCG1。因 此，局部控制栅极线LCGll、 LCG12和LCG13中的一条或多条可以耦接到 全局控制栅极线GCGl,而局部控制栅极线LCGll、 LCG12和LCG13中的 其它局部控制栅极线可以与全局控制栅极线GCG1断开。
尽管根据图3A和图3B所示的本发明的实施例，同一p阱中的一个字节 的非易失性存储单元晶体管(即，8个晶体管)可以耦接到一条局部控制栅极 线，但是根据本发明的其它实施例，其它数目的非易失性存储单元晶体管可 以耦接到多条局部控制栅极线。例如，每条局部控制栅极线可以耦接到同一 p阱中的4个、16个或32个非易失性存储单元晶体管的组。尽管非易失性存 储单元Tl的所有元件没有被分别标注，但是每个非易失性存储单元晶体管 Tl可以包括相应的p型阱的沟道区域上的隧道绝缘层(例如隧道氧化物层)； 隧道绝缘层上的浮置栅极(例如浮置多晶硅栅极)和/或电荷陷阱层(例如氮化 硅层)；浮置栅极/电荷陷阱层上的层间电介质层(例如硅氧化物层)；以及层间 电介质层上的相应控制栅极。作为示例，在Tao等人的、名称为"Device Architecture And Reliability Aspects Of A Novel 1.22(W EEPROM Cell In 0.18)im Node For Embedded Applications" (Microelectronics Engineering, 72， 2004, pages 415-420)的参考文献中讨论了非易失性存储单元晶体管的结构，其 公开内容通过引用而被整体合并于此。
图3A-3B的存储单元阵列10a可以被用作图1的存储单元阵列10。如果 图3A-3B的存储单元阵列10a被实现为图1的单元阵列10，则字线WLl、WL2、 WL3和WL4、公共源极线CS1、 CS2、 CS3和CS4、扇区选择栅极线 SSG1和SSG2、以及全局控制栅极线GCG1、 GCG2、 GCG3和GCG4可以分 别耦接到行解码器30并且/或者由行解码器30控制。此外， 一条或多条字节 选择栅极线BSG、位线L—BL1-L—BL16和R—BL1-R—BL16、以及p型阱11 和12的偏置可以分别耦接到列解码器40并且/或者由列解码器40控制。电 压产生器80可以直接施加被隐埋的n型阱BNW的偏置。图4是图示根据本 发明一些实施例的用于写入、擦除和读取操作的信号的表。将在下面关于图 4的表来更详细地讨论在图1的存储设备100中使用的存储单元阵列10a的写 入、擦除和读取操作。
作为示例，将参照图4的写入信号来讨论将数据写入p型阱11中的并且 耦接到局部控制栅极线LCG12的存储单元晶体管Tla-Tlh的操作。在写入操 作开始时，在I/O緩冲器60处接收地址信息(包括行地址X-ADD和列地址 Y-ADD)和要写入的数据。将该地址信息提供给控制器70,控制器70继而将 行地址X-ADD提供给行解码器，并且将列地址Y-ADD提供给列解码器。将 要写入的数据提供给写入驱动器52。
行解码器30根据行地址X-ADD将写入信号从电压产生器80施加到被 选中的和未被选中的公共源极线CS1-CS4(CS)、字线WL1-WL4(WL)、扇区 选择栅极线SSG1-SSG2(SSG)、以及全局控制栅极线GCG1-GCG4(CG),如图 4所示。列解码器40和写入驱动器52根据列地址Y-ADD将写入信号从电压 产生器80施加到被选中的和未被选中的位线L—BL1-L—BL16和 R_BL1-R—BL16(BL)、字节选择栅极线BSG(BSG)、以及p型阱11和12(I-PW), 如图4所示。电压产生器80可以将适当的偏置直接施加到被隐埋的n型阱 BNW。
当将数据写入存储单元晶体管Tla-Tlh时，行解码器30将10V施加到 被选中的全局控制栅极线GCG1，并且将OV施加到未被选中的全局控制栅极 线GCG2-GCG4;行解码器30将IV施加到被选中的扇区选择栅极线SSG1, 并且将-5V施加到未被选中的扇区选择栅极线SSG2。此外，列解码器40将 OV施加到未被选中的位线L—BL1-L_BL8和R—BL1-R—BL16;列解码器40将 OV施加到被选中的字节选择栅极线BSG(在p型阱11和12之间)，并且将10V 施加到未被选中的字节选择栅极线(在p型阱11的左边和p型阱12的右边)； 列解码器40将-5V施加到被选中的p型阱11,并且将OV施加到未被选中的p型阱12。此外。列解码器40根据正被写入的接收数据而将-5V或0V施加 到被选中的位线L—BL9-L—BL16。通过向被选中的p型阱11和未被选中的p 型阱12提供不同的电压偏置，可以将数据写入耦接到局部控制栅极线LCG12 的存储单元晶体管Tla-Tlh,而不将数据写入也耦接到局部控制栅极线 LCG12的存储单元晶体管Tli-Tlp。
尽管在图3A和图3B中没有示出，但是局部栅极控制线LCGll可以通 过p型阱11左边的字节选择晶体管耦接到全局控制栅极线GCG1,并且局部 栅极控制线LCG13可以通过p型阱12右边的字节选择晶体管耦接到全局控 制栅极线GCG1。此外，耦接到局部控制栅极线LCG11和LCG13的未被选 中的字节选择晶体管可以响应于p型阱11左边和p型阱12右边的相应的未 被选中的字节选择栅极线而操作。通过分别控制用于同 一行和同一 p型阱11 中的单独字节的存储单元晶体管的局部控制栅极线LCG11(未被选中)和局部 控制栅极线LCG12(被选中)，可以将数据写入被选中的字节的存储单元晶体 管(例如耦接到局部控制栅极线LCG12的存储单元晶体管Tla-Tlh),而不影 响未被选中的字节的存储单元晶体管(例如，耦接到局部控制栅极线LCG11 的存储单元晶体管)的数据。
作为示例，将参照图4的擦除信号来讨论擦除p型阱11中的并且耦接到 局部控制栅极线LCG12的存储单元晶体管Tla-Tlh的数据的操作。在擦除操 作开始时，在I/O緩冲器60处接收地址信息(包括行地址X-ADD和列地址 Y-ADD)。将该地址信息提供给控制器70,控制器70继而将行地址X-ADD 提供给行解码器，并且将列地址Y-ADD提供给列解码器。
行解码器30根据行地址X-ADD将擦除信号从电压产生器80施加到被 选中的和未被选中的公共源极线CS1-CS4(CS)、字线WL1-WL4(WL)、扇区 选择栅极线SSG1-SSG2(SSG)、以及全局控制栅极线GCG1-GCG4(CG),如图 4所示。列解码器40和写入驱动器52根据列地址Y-ADD将擦除信号从电压 产生器80施加到被选中的和未被选中的位线L_BL1-L_BL16和 R_BL1-R—BL16(BL)、字节选择栅极线BSG(BSG)、以及p型阱11和12(I-PW), 如图4所示。电压产生器80可以将适当的偏置直接施加到被隐埋的n型阱 B鼎。
当擦除存储单元晶体管Tla-Tlh的数据时，行解码器30将-5V施加到被 选中的全局控制栅极线GCG1,并且将6V施加到未被选中的全局控制栅极线
GCG2-GCG4。列解码器40将-8V施加到被选中的字节选择栅极线BSG(在p 型阱11和12之间)，并且将6V施加到未被选中的字节选择栅极线(在p型阱 11的左边和p型阱12的右边)；列解码器40将10V施加到被选中的p型阱 11,并且将6V施加到未被选中的p型阱12。通过向被选中的p型阱11和未 被选中的p型阱12提供不同的电压偏置，可以从耦接到局部控制栅极线 LCG12的存储单元晶体管Tla-Tlh擦除数据，而不从也耦接到局部控制栅极 线LCG12的存储单元晶体管Tli-Tlp擦除数据。
如上面讨论的那样，局部栅极控制线LCGll可以通过p型阱11左边的 字节选择晶体管耦接到全局控制栅极线GCG1，并且局部栅极控制线LCG13 可以通过p型阱12右边的字节选择晶体管耦接到全局控制栅极线GCG1。此 外，耦接到局部控制栅极线LCG11和LCG13的未被选中的字节选择晶体管 可以响应于p型阱11左边和p型阱12右边的相应的未被选中的字节选择栅 极线而操作。通过分别控制用于同一行和同一p型阱11中的单独字节的存储 单元晶体管的局部控制栅极线LCG11 (未被选中)和局部控制栅极线 LCG12(被选中)，可以从被选中的字节的存储单元晶体管(例如耦接到局部控 制栅极线LCG12的存储单元晶体管Tla-Tlh)擦除数据，而不影响耦接到未被 选中的字节的存储单元晶体管(例如，耦接到局部控制栅极线LCG11的存储 单元晶体管)的数据。
作为示例，将参照图4的读取信号来讨论从p型阱11中的并且耦接到局 部控制栅极线LCG12的存储单元晶体管Tla-Tlh读取数据的操作。在读取操 作开始时，在I/O缓沖器60处接收地址信息(包括行地址X-ADD和列地址 Y-ADD)。将该地址信息^是供给控制器70,控制器70继而将行地址X-ADD 提供给行解码器，并且将列地址Y-ADD提供给列解码器。
行解码器30根据行地址X-ADD将读取信号从电压产生器80施加到被 选中的和未被选中的公共源极线CS1-CS4(CS)、字线WL1-WL4(WL)、扇区 选择栅极线SSG1-SSG2(SSG)、以及全局控制栅极线GCG1-GCG4(CG),如图 4所示。列解码器40根据列地址Y-ADD将读取信号从电压产生器80施加到 被选中的和未被选中的位线L—BL1-L—BL16和R—BL1-R—BL16(BL)、字节选 择栅极线BSG(BSG)、以及p型阱11和12(I-PW),如图4所示。电压产生器 80可以将适当的偏置直接施加到被隐埋的n型阱BNW。
当从存储单元晶体管Tla-Tlh读取数据时，行解码器30将1V施加到被
选中的全局控制栅极线GCG1,并且将0V施加到未被选中的全局控制栅极线
GCG2-GCG4;行解码器30将电源电压Vdd施加到被选中的扇区选择栅极线 SSG1,并且将OV施加到未被选中的扇区选择栅极线SSG2;行解码器将电源 电压Vdd施加到被选中的字线WL1 ，并且将OV施加到未被选中的字线 WL2-WL4。此外，列解码器40将0.5V施加到被选中的位线L—BL9-L—BL16， 并且将0V施加到未被选中的位线L—BL1 -L—BL8和R—BL1 -R—BL16;列解码 器40将OV施加到被选中的字节选择栅极线BSG(在p型阱11和12之间)， 并且将IV施加到未被选中的字节选择栅极线(在p型阱11的左边和p型阱 12的右边)；列解码器40将0V施加到被选中的和未被选中的p型阱11和12。 然后，被选中的位线L_BL9-L_BL 16的电压可由感测放大器50感测，以便从 被选中的存储单元Tla-Tlh读取数据，并且可以从I/0緩沖器60提供所读取 的数据作为输出。
图5A是根据本发明一些实施例的存储单元阵列10b的示意图，图5B是 沿图5A的剖面线C-D截取的图5A的存储单元阵列的一部分的横截面视图。 根据图5A和图5B所示的本发明的一些实施例，非易失性集成电路存储单元 阵列10b可以包括半导体衬底203，其具有在一个或多个被隐埋的n型阱BNW 中被电隔离的p型阱211、 212、 213和214。此外，可以在p型阱211、 212、 221、和222上一起提供非易失性存储单元晶体管Tl和字选择晶体管T2，并 且可以在高电压n阱25上提供字节选择晶体管T3和T5。此外，p型阱211、 212、 221、和222上的扇区选择晶体管T4的栅极可以耦接到相应的扇区选择 栅极线SSG1和SSG2。另外，由虛线框27和28限定的图5B的区域对应于 沿剖面线C-D截取的图5A的阴影区域27和28的部分。
如图5A所示，可以在p型阱211、 212、 221和222的每一个中提供4 个字节的非易失性存储单元晶体管Tl和相应的字选择晶体管T2。此外，同 一字节的非易失性存储单元晶体管Tl的每个非易失性存储单元晶体管Tl的 控制栅极可以耦接到相同的局部控制栅极线LCG,并且同一 p型阱中的每个 字节的非易失性存储单元晶体管Tl可以耦接到不同的局部控制栅极线LCG。 然而，每条局部控制栅极线LCG可以耦接到至少两个不同的p型阱中的多个 字节的非易失性存储单元晶体管Tl。如图5A和图5B所示，例如，局部控 制栅极线LCG11可以耦接到p型阱212中的第一字节的存储单元晶体管Tl 以及p型阱211中的第二字节的存储单元晶体管Tl,并且局部控制栅极线LCG21可以耦接到p型阱221中的第一字节的存储单元晶体管Tl以及p型 阱222中的第二字节的存储单元晶体管Tl。
此外， 一行中的每个字选择晶体管T2的栅极耦接到相应的字线WL1、 WL2、 WL3或WL4;每个字节选择晶体管T3的栅极耦接到局部选择栅极线 LSG1;每个字节选择晶体管T5的栅极耦接到局部选择栅极线LSG2;并且每 个扇区选择晶体管T4的栅极耦接到相应的扇区选择栅极线SSG1或SSG2。 每个字选择晶体管T2电耦接在非易失性存储单元晶体管Tl和相应的公共源 极线CS1、 CS2、 CS3或CS4之间。每个扇区选择晶体管T4电耦接在相邻的 存储单元晶体管Tl(在同 一扇区的不同行中)的公共源极/漏极和位线 BLla-BL8a、 BLlb-BL8b、 BLlc-BL8c、和BLld-BL8d中的相应位线之间。
在图5B的横截面视图中更详细地图示了相同的局部栅极控制钱LCG与 在不同的p型阱211和212或在不同的p型阱221和222中的多个字节的非 易失性存储单元晶体管的连接。具体地说，局部控制栅极线LCGll可以耦接 到p型阱211上的第一字节的非易失性存储单元晶体管Tla，-Tlh，的栅极以及 p型阱212上的第二字节的非易失性存储单元晶体管Tli，-Tlp，的栅极，并且 p型阱211和212被电隔离。类似地，局部控制栅极线LCG21可以耦接到p 型阱221上的第一字节的非易失性存储单元晶体管Tla，，-Tlh，，的栅极以及p 型阱222上的第二字节的非易失性存储单元晶体管Tli"-Tlp"的栅极，并且p 型阱221和222被电隔离。此外，局部控制栅极线LCG11可以通过相应的字 节选择晶体管T3耦接到全局控制栅极线GCG1,并且局部控制栅极线LCG21 可以通过相应的字节选择晶体管T5而单独地耦接到全局控制栅极线GCG1。 因此，局部控制栅极线LCG11和LCG12之一可以耦接到全局控制栅极线 GCG1,同时局部控制栅极线LCGll和LCG12中的另 一个可以与全局控制栅 极线GCG1断开。
尽管根据图5A和图5B所示的本发明的实施例，同一p阱中的一个字节 的非易失性存储单元晶体管(即，8个晶体管)可以耦接到一条局部控制栅极 线，但是根据本发明的其它实施例，其它数目的非易失性存储单元晶体管可 以耦接到多条局部控制栅极线。例如，每条局部控制栅极线可以耦接到同一 p阱中的4个、16个或32个非易失性存储单元晶体管的组。尽管没有分别标 注非易失性存储单元Tl的所有元件，但是每个非易失性存储单元晶体管Tl 可以包括相应的p型阱的沟道区域上的隧道绝缘层(例如隧道氧化物层)；隧道绝缘层上的浮置栅极(例如浮置多晶硅栅极)和/或电荷陷阱层(例如氮化硅层)；
浮置栅极/电荷陷阱层上的层间电介质层(例如硅氧化物层)；以及层间电介质 层上的相应控制栅极。作为示例，在Tao等人的、名称为"Device Architecture And Reliability Aspects Of A Novel 1.22(_im2 EEPROM Cell In 0.18, Node For Embedded Applications" (Microelectronics Engineering, 72, 2004， pages 415-420) 的参考文献中讨论了非易失性存储单元晶体管的结构，其公开内容通过引用 而被整体合并于此。
图5A-5B的存储单元阵列10b可以被用作图1的存储单元阵列10。如果 图5A-5B的存储单元阵列10b被实现为图1的存储单元阵列10,则字线WL1、 WL2、 WL3和WL4、公共源极线CS1、 CS2、 CS3和CS4、扇区选择栅极线 SSG1和SSG2、以及全局控制栅极线GCG1、 GCG2、 GCG3和GCG4可以分 别耦接到行解码器30并且/或者由行解码器30控制。此外，局部选择栅极线 LSG1和LSG2、位线BLla-BL8a、 BLlb-BL8b、 BLlc-BL8c和BLld曙BL8d、 以及p型阱211、 212、 221和222的偏置PW1、 PW2、 PW3和PW4可以分 别耦接到列解码器40并且/或者由列解码器40控制。电压产生器80可以直 接施加被隐埋的n型阱25的偏置BNW。根据本发明的一些实施例，图4的 信号可以用于包括图5A和图5B的存储单元阵列10b的存储设备的写入、擦 除和读取操作。将在下面关于图4的表来更详细地讨论在图1的存储设备100 中使用的存储单元阵列10b的写入、擦除和读取操作。
作为示例，将参照图4的写入信号来讨论将数据写入p型阱211中的并 且耦接到局部控制栅极线LCG11的存储单元晶体管Tla，-Tlh，的操作。在写 入操作开始时，在I/O緩冲器60处接收地址信息(包括行地址X-ADD和列地 址Y-ADD)和要写入的数据。将该地址信息提供给控制器70，控制器70继而 将行地址X-ADD提供给行解码器，并且将列地址Y-ADD提供给列解码器。 将要写入的数据提供给写入驱动器52。
行解码器30根据行地址X-ADD将写入信号从电压产生器80施加到被 选中的和未被选中的公共源极线CS1-CS4(CS)、字线WL1-WL4(WL)、扇区 选择栅极线SSG1-SSG2(SSG)、以及全局控制栅极线GCG1-GCG4(CG),如图 4所示。列解码器40和写入驱动器52根据列地址Y-ADD将写入信号从电压 产生器80施加到被选中的和未被选中的位线BLla-BL8a、 BLlb-BL8b、 BLlc-BL8c和BLld-BL8d(BL)、局部选择栅极线LSG1和LSG2(LSG)、以及
p型阱211(信号线PWl)、 212(信号线PW2)、 221(信号线PW3)和222(信号线 PW4)(I-PW),如图4所示。电压产生器80可以将适当的偏置BNW直接施加 到被隐埋的n型阱25(信号线BNW)。
当将数据写入存储单元晶体管Tla，-Tlh，时，行解码器30将10V施加到 被选中的全局控制栅极线GCG1 ，并且将OV施加到未被选中的全局控制栅极 线GCG2-GCG4;行解码器30将IV施加到被选中的扇区选择栅极线SSG1, 并且将-5V施加到未被选中的扇区选择栅极线SSG2。此外，列解码器40将 OV施加到未被选中的位线BLlb-BL8b、 BLlc-BL8c和BLld-BL8d;列解码 器40将OV施加到被选中的局部选择栅极线LSG1,并且将IOV施加到未被 选中的局部选择栅极线LSG2;列解码器40将-5V施加到被选中的p型阱211 ， 并且将0V施加到未被选中的p型阱212、 221和222。此外。列解码器40根 据正被写入的接收数据而将-5V或OV施加到被选中的位线BLla-BL8a。通过 向被选中的p型阱211和未被选中的p型阱212提供不同的电压偏置，可以 将数据写入耦接到局部控制栅极线LCG11的存储单元晶体管Tla，-Tlh，，而 不将数据写入也耦接到局部控制栅极线LCGll的存储单元晶体管Tli，-Tlp，。
作为示例，将参照图4的擦除信号来讨论擦除p型阱211中的并且耦接 到局部控制栅极线LCG11的存储单元晶体管Tla，-Tlh，的数据的操作。在擦 除操作开始时，在I/O緩冲器60处接收地址信息(包括行地址X-ADD和列地 址Y-ADD)。将该地址信息提供给控制器70,控制器70继而将行地址X-ADD 提供给行解码器，并且将列地址Y-ADD提供给列解码器。
行解码器30根据行地址X-ADD将擦除信号从电压产生器80施加到被 选中的和未被选中的公共源极线CS1-CS4(CS)、字线WL1-WL4(WL)、扇区 选择栅极线SSG1-SSG2(SSG)、以及全局控制栅极线GCG1-GCG4(CG),如图 4所示。列解码器40和写入驱动器52根据列地址Y-ADD将擦除信号从电压 产生器80施加到被选中的和未被选中的位线BLla-BL8a、 BLlb-BL8b、 BLlc-BL8c和BLld-BL8d(BL)、局部选择栅极线LSG1和LSG2(LSG)、以及 p型阱211(信号线PWl)、 212(信号线PW2)、 221(信号线PW3)和222(信号线 PW4)(I-PW),如图4所示。电压产生器80可以将适当的偏置BNW直接施加 到被隐埋的n型阱25。
当擦除存储单元晶体管Tla，-Tlh，的数据时，行解码器30将-5V施加到 被选中的全局控制栅极线GCG1,并且将6V施加到未被选中的全局控制栅极
线GCG2-GCG4。列解码器40将-8V施加到被选中的局部选择栅极线LSG1 ， 并且将6V施加到未被选中的局部选择栅极线LSG2;列解码器40将10V施 加到被选中的p型阱211,并且将6V施加到未被选中的p型阱212、 221和 222。通过向被选中的p型阱211和未被选中的p型阱212提供不同的电压偏 置，可以从耦接到局部控制栅极线LCG11的存储单元晶体管Tla，-Tlh，擦除 数据，而不从也耦接到局部控制栅极线LCG11的存储单元晶体管Tli，-Tlp， 擦除数据。
作为示例，将参照图4的读取信号来讨论从p型阱211中的并且耦接到 局部控制栅极线LCGll的存储单元晶体管Tla，-Tlh，读取数据的操作。在读 取操作开始时，在I/O缓冲器60处接收地址信息(包括行地址X-ADD和列地 址Y-ADD)。将该地址信息提供给控制器70,控制器70继而将行地址X-ADD 提供给行解码器，并且将列地址Y-ADD提供给列解码器。
行解码器30根据行地址X-ADD将读取信号从电压产生器80施加到被 选中的和未被选中的公共源极线CS1-CS4(CS)、字线WL1-WL4(WL)、扇区 选择栅极线SSG1-SSG2(SSG)、以及全局控制栅极线GCG1-GCG4(CG),如图 4所示。列解码器40根据列地址Y-ADD将读取信号从电压产生器80施加到 被选中的和未被选中的位线BLla-BL8a 、 BLlb-BL8b 、 BLlc-BL8c和 BLld-BL8d(BL)、局部选择栅极线LSG1和LSG2(LSG)、以及p型阱211(信 号线PW1)、 212(信号线PW2)、 221(信号线PW3)和222(信号线PW4)(I-PW), 如图4所示。电压产生器80可以将适当的偏置直接施加到被隐埋的n型阱 B鼎。
当从存储单元晶体管Tla，-Tlh，读取数据时，行解码器30将IV施加到 被选中的全局控制栅极线GCG1，并且将OV施加到未被选中的全局控制栅极 线GCG2-GCG4;行解码器30将电源电压Vdd施加到被选中的扇区选择栅极 线SSG1,并且将OV施加到未被选中的扇区选择栅极线SSG2;行解码器将 电源电压Vdd施加到被选中的字线WL1,并且将0V施加到未被选中的字线 WL2-WL4。此夕卜,列解码器40将0.5V施加到被选中的位线BLla-BL8a,并 且将OV施加到未被选中的位线BLlb-BL8b、 BLlc-BL8c和BLld-BL8d;列 解码器40将OV施加到被选中的局部选择栅极线LSG1,并且将IV施加到未 被选中的局部选择4册极线LSG2;列解码器40将0V施加到被选中的和未被 选中的p型阱211、 212、 221和222。然后，被选中的位线BLla-BL8a的电压可由感测放大器50感测，以便从^^选中的存储单元晶体管Tla，-Tlh，读取 数据，并且可以从I/O缓冲器60提供所读取的数据作为输出。
图6A和图6B是根据本发明的另外的实施例的存储单元的横截面视图的 相应一半部分。更具体地说，图6A和图6B图示了图5A的存储单元阵列10b 的实施例，其被扩展为包括在p型阱211，、 212，、 221，、和222，的每一个中 的、在同一行中并且耦接到相同的局部控制栅极线LCG11或LCG21的多个 字节的非易失性存储单元晶体管Tl。在图6A和图6B中，由虚线框27，和28' 限定的区域对应于沿着剖面线C-D截取的图5A的阴影区域27和28的部分。
如图6A和6B所示，可以在p型阱211，上提供字节LB11至LB1N的存 储单元晶体管，可以在p型阱212，上提供字节LBK1至LBKN的存储单元晶 体管，并且字节LB11至LB1N和LBK1至LBKN可以耦接到相同的局部控 制栅极线LCGll。类似地，可以在p型阱221，上提供字节RB11至RB1N的 存储单元晶体管Tl,可以在p型阱222，上提供字节RBK1至RBKN的存储 单元晶体管Tl，并且字节RB11至RB1N和RBK1至RBKN可以耦接到相同 的局部控制栅极线LCG21。此外，局部控制栅极线LCG11可以通过字节选 择晶体管T3耦接到全局控制栅极线GCG1，并且局部控制栅极线LCG21可 以通过字节选择晶体管T5而单独地耦接到全局控制栅极线GCG1。
利用包括图6A和图6B的行布局的图5A的存储单元阵列10b,可以如 上面关于图4讨论的那样来执行存储器写入、擦除和读取操作。在写入操作 期间，例如，通过将不同的偏置施加到p型阱211，和212'，可以将数据写入 字节LBK1和/或LBKN的存储单元晶体管(在p型阱212，中)，而不将数据写 入LB11和/或LB1N的存储单元晶体管(在p型阱2U，中)。因此，对于耦接 到相同的局部控制栅极线但是位于不同p型阱中的不同字节的存储单元晶体 管，可以有选择地执行写入操作。在擦除操作期间，例如，通过将不同的偏 置施加到p型阱211，和212，，可以擦除字节LBK1和/或LBKN的存储单元晶 体管(在p型阱212，中)的数据，而不擦除LB11和/或LB1N的存储单元晶体 管(在p型阱211，中)的数据。因此，对于耦接到相同的局部控制栅极线但是 位于不同p型阱中的不同字节的存储单元晶体管，可以有选择地执行擦除操 作。
尽管参照本发明的实施例具体示出和描述了本发明，但是本领域普通技 术人员将理解可以在其中进行各种形式和细节上的改变，而不背离由所附
权利要求书限定的本发明的精神和范围。
权利要求
1.一种电子系统，包括半导体衬底，包括具有相同传导类型的第一电隔离阱和第二电隔离阱；第一阱上的第一多个非易失性存储单元晶体管；第二阱上的第二多个非易失性存储单元晶体管；局部控制栅极线，与第一多个非易失性存储单元晶体管和第二多个非易失性存储单元晶体管电耦接；以及组选择晶体管，电耦接在局部控制栅极线和全局控制栅极线之间，其中，该组选择晶体管被配置为响应于施加到该组选择晶体管的栅极的组选择栅极信号而将局部控制栅极线和全局控制栅极线耦接和断开。
2. 根据权利要求1的电子系统，其中，第一电隔离阱和第二电隔离阱具 有第一传导类型，并且其中，所述半导体村底包括具有与第一传导类型不同 的第二传导类型的阱，并且其中，所述组选择晶体管在所述具有第二传导类 型的阱上。
3. 根据权利要求2的电子系统，其中，具有相同传导类型的第一电隔离 阱和第二电隔离阱包括第一电隔离p型阱和第二电隔离p型阱，其中，具有第二传导类型的阱包括n型阱，并且其中，所述组选择晶体管包括PMOS组 选择晶体管。
4. 根据权利要求2的电子系统，其中，所述具有第二传导类型的阱在具 有第一传导类型的第一电隔离阱和第二电隔离阱之间
5. 根据权利要求2的电子系统，其中，所述具有第一传导类型的第一阱 在所述具有第二传导类型的阱和所述具有第一传导类型的第二阱之间。
6. 根据权利要求1的电子系统，其中，第一电隔离阱和第二电隔离阱包 括第一电隔离p型阱和第二电隔离p型阱。
7. 根据权利要求1的电子系统，还包括控制器，耦接到具有第一传导类型的第一阱和第二阱，耦接到全局控制 栅极线，并且耦接到组选择晶体管的栅极，其中，该控制器被配置为将不同 的第一电偏置和第二电偏置同时施加到具有第一传导类型的第一电隔离阱和 第二电隔离阱，并且当将第一电偏置和第二电偏置施加到第一电隔离阱和第 二电隔离阱时，将导通信号施加到组选择晶体管的栅极，并且将相同的控制 栅极信号从全局控制栅极线通过组选择晶体管施加到局部控制栅极线以及第 一多个存储单元晶体管和第二多个存储单元晶体管，以由此在保持第二多个 存储单元晶体管的编程状态的同时擦除第 一多个存储单元晶体管的编程状 态。
8. 根据权利要求7的电子系统，其中，所述控制器还被配置为在读取操 作期间从输入/输出总线接收地址信息，并且其中，所述控制器被配置为在读 取操作期间响应于该地址信息而将数据从第 一多个非易失性存储单元晶体管 和/或第二多个非易失性存储单元晶体管中的至少一个提供给输入/输出总线。
9. 根据权利要求8的电子系统，还包括处理器，耦接到输入/输出总线，其中，该处理器被配置为产生所述地址 信息，并且经由输入/输出总线将该地址信息提供给控制器，并且其中，所述 处理器还被配置为在读取操作期间经由输入/输出总线从控制器接收数据。
10. 根据权利要求7的电子系统，其中，所述控制器还被配置为在写入 操作期间从输入/输出总线接收地址信息和数据，并且其中，该控制器被配置 为将数据写入到由所述地址信息限定的、第 一多个非易失性存储单元晶体管 和/或第二多个非易失性存储单元晶体管中的至少 一个。
11. 根据权利要求10的电子系统，还包括处理器，耦接到输入/输出总线，其中，该处理器被配置为产生所述地址 信息和数据，并且在写入操作期间经由输入/输出总线将所述地址信息和数据 提供给控制器。
12. 根据权利要求1的电子系统，其中，第一多个非易失性存储单元晶 体管包括8个非易失性存储单元晶体管，其中，第二多个非易失性存储单元 晶体管包括8个非易失性存储单元晶体管，并且其中，组选择晶体管包括字 节选择晶体管。
13. —种操作非易失性集成电路存储设备的方法，所述非易失性集成电 路存储设备包括具有相同传导类型的相应第一电隔离阱和第二电隔离阱上的 第 一多个存储单元晶体管和第二多个存储单元晶体管，该方法包括将第一电偏置和第二电偏置同时施加到具有相同传导类型的第一电隔离 阱和第二电隔离阱，其中第一电偏置和第二电偏置是不同的；以及当将第一电偏置和第二电偏置施加到第一电隔离阱和第二电隔离阱时， 将相同的控制栅极信号施加到第一多个存储单元晶体管和第二多个存储单元 晶体管，以由此在保持第二多个存储单元晶体管的编程状态的同时擦除第一 多个存储单元晶体管的编程状态。
14. 根据权利要求13的方法，其中，第一电隔离阱和第二电隔离阱包括 第一电隔离p型阱和第二电隔离p型P并。
15. 根据权利要求13的方法，还包括 在读取操作期间从输入/输出总线接收地址信息；以及 在读取操作期间响应于该地址信息而将数据从第 一多个非易失性存储单元晶体管和/或第二多个非易失性存储单元晶体管中的至少 一个提供给输入/输出总线。
16. 根据权利要求15的方法，还包括在从输入/输出总线接收所述地址信息之前，经由输入/输出总线从处理器 传送所述地址信息；以及在将所述数据提供给输入/输出总线之后，在读取操作期间从输入/输出总 线接收所述数据。
17. 根据权利要求13的方法，还包括在写入操作期间，从输入/输出总线接收所述地址信息和数据；以及 将所述数据写入由所述地址信息限定的、第一多个非易失性存储单元晶 体管和/或第二多个非易失性存储单元晶体管中的至少一个。
18. 根据权利要求17的方法，还包括在从输入/输出总线接收所述地址信息和数据之前，经由输入/输出总线从 处理器传送所述地址信息和数据。
19. 根据权利要求13的方法，其中，第一多个非易失性存储单元晶体管 包括8个非易失性存储单元晶体管，其中，第二多个非易失性存储单元晶体 管包括8个非易失性存储单元晶体管，并且其中，组选择晶体管包括字节选 择晶体管。
20. —种电子系统，包括半导体衬底，包含具有相同传导类型的第 一 电隔离阱和第二电隔离阱； 第 一多个非易失性存储单元，其中该第 一多个非易失性存储单元的每个非易失性存储单元包括串联耦接在所述第一阱上的相应字选择晶体管和扇区选择晶体管之间的非易失性存储单元晶体管；第二多个非易失性存储单元，其中该第二多个非易失性存储单元的每个 非易失性存储单元包括串联耦接在所述第二阱上的相应字选择晶体管和扇区 选择晶体管之间的非易失性存储单元晶体管；第一多条位线，耦接到第 一多个存储单元的相应扇区选择晶体管；第二多条位线，耦接到第二多个存储单元的相应扇区选择晶体管；局部控制栅极线，与第 一多个非易失性存储单元晶体管和第二多个非易 失性存储单元晶体管电耦接；组选择晶体管，电耦接在局部控制栅极线和全局控制栅极线之间，其中 该组选择晶体管被配置为响应于施加到该组选择晶体管栅极的信号而将局部 控制栅极线和全局控制栅极线电耦接和断开；行解码器，耦接到第 一多个非易失性存储单元和第二多个非易失性存储 单元的字选择晶体管和扇区选择晶体管，并且耦接到全局控制栅极线；列解码器，耦接到第一电隔离阱和第二电隔离阱、第一多条位线和第二 多条位线、以及组选择栅极线；以及控制器，耦接到行解码器和列解码器，其中该控制器被配置为命令列解 码器将不同的电偏置施加到所述第一阱和第二阱、以及在将不同的电偏置施 加到所述第 一 阱和第二阱的同时，命令组选择晶体管将相同的控制栅极信号 从全局控制栅极线经由局部控制栅极线提供给第一多个非易失性存储单元和 第二多个非易失性存储单元的非易失性存储单元晶体管，以由此在保持第二 多个存储单元晶体管的编程状态的同时擦除第一多个存储单元晶体管的编程 状态。
21. 根据权利要求20的电子系统，其中，第一电隔离阱和第二电隔离阱 具有第一传导类型，并且其中，所述半导体衬底包括具有与第一传导类型不 同的第二传导类型的阱，并且其中，所述组选择晶体管在所述具有第二传导 类型的阱上。
22. 根据权利要求21的电子系统，其中，具有相同传导类型的第一电隔 离阱和第二电隔离阱包括第一电隔离p型阱和第二电隔离p型阱，其中，所 述具有第二传导类型的阱包括n型阱，并且其中，所述组选择晶体管包括 PMOS组选择晶体管。
23. 根据权利要求21的电子系统，其中，具有第二传导类型的阱在具有 第 一 传导类型的第 一 电隔离阱和第二电隔离阱之间。
24. 根据权利要求21的电子系统，其中，所述具有第一传导类型的第一 阱在所述具有第二传导类型的阱和所述具有第一传导类型的第二阱之间。
25. 根据权利要求20的电子系统，其中，第一电隔离阱和第二电隔离阱 包括第一电隔离p型阱和第二电隔离p型阱。
26. 根据权利要求20的电子系统，其中，第一多个非易失性存储单元晶 体管包括8个非易失性存储单元晶体管，其中，第二多个非易失性存储单元 晶体管包括8个非易失性存储单元晶体管，并且其中，所述组选择晶体管包 括字节选择晶体管。
27. 根据权利要求20的电子系统，其中，所述控制器还被配置为在读取 操作期间从输入/输出总线接收地址信息，并且在读取操作期间响应于该地址 信息而将数据从第一多个非易失性存储单元晶体管和/或第二多个非易失性 存储单元晶体管中的至少一个提供给输入/输出总线。
28. 根据权利要求27的电子系统，还包括处理器，耦接到输入/输出总线，其中，该处理器被配置为产生所述地址 信息并且经由输入/输出总线将该地址信息提供给控制器，并且其中，该处理 器还被配置为在读取操作期间经由输入/输出总线从控制器接收数据。
29. 根据权利要求20的电子系统，其中，所述控制器还被配置为在写入 操作期间从输入/输出总线接收地址信息和数据，并且其中，该控制器被配置 为将数据写入到由所述地址信息限定的、第一多个非易失性存储单元晶体管和/或第二多个非易失性存储单元晶体管中的至少 一个。
30. 根据权利要求29的电子系统，还包括处理器，耦接到输入/输出总线，其中，该处理器被配置为产生所述地址 信息和数据，并且在写入操作期间经由输入/输出总线将所述地址信息和数据 提供给控制器。
31. —种电子系统，包括第 一多个非易失性存储单元晶体管和第二多个非易失性存储单元晶体官，局部控制栅极线，与第一多个非易失性存储单元晶体管和第二多个非易 失性存储单元晶体管电耦接；控制器，耦接到局部控制栅极线，其中，该控制器被配置为在擦除操作 期间，在保持第二多个非易失性存储单元晶体管的编程状态的同时擦除耦接 到局部控制栅极线的第一多个非易失性存储单元晶体管的编程状态。
32. 根据权利要求31的电子系统，还包括半导体衬底，包含具有相同传导类型的第一电隔离阱和第二电隔离阱， 其中，第一多个非易失性存储单元晶体管在所述第一阱上，第二多个非易失 性存储单元晶体管在所述第二阱上。
33. 根据权利要求32的电子系统，其中，所述控制器还被配置为在擦除 操作期间将不同的第一电偏置和第二电偏置同时施加到具有第一传导类型的 第一电隔离阱和第二电隔离阱。
34. 根据权利要求31的电子系统，其中，第一电隔离阱和第二电隔离阱 包括第一电隔离p型阱和第二电隔离p型阱。
35. 根据权利要求31的电子系统，其中，第一多个非易失性存储单元晶 体管包括8个非易失性存储单元晶体管，其中，第二多个非易失性存储单元 晶体管包括8个非易失性存储单元晶体管，并且其中，所述组选择晶体管包 括字节选择晶体管。
全文摘要
一种非易失性集成电路存储设备可以包括具有相同传导类型的第一电隔离阱和第二电隔离阱的半导体衬底。可以在第一阱上提供第一多个非易失性存储单元晶体管，并且可以在第二阱上提供第二多个非易失性存储单元晶体管。局部控制栅极线可以与第一多个非易失性存储单元晶体管和第二多个非易失性存储单元晶体管电耦接，并且组选择晶体管可以电耦接在局部控制栅极线和全局控制栅极线之间。更具体地说，组选择晶体管可被配置为响应于施加到该组选择晶体管栅极的组选择栅极信号而将局部控制栅极线和全局控制栅极线耦接和断开。还讨论了相关的方法和系统。
文档编号H01L27/115GK101174636SQ20071015319
公开日2008年5月7日 申请日期2007年9月29日 优先权日2006年9月29日
发明者千明照, 李龙圭, 田喜锡, 金荣浩, 韩晶昱 申请人:三星电子株式会社