专利名称：半导体装置及金属氧化物半导体场效应晶体管的制造方法
技术领域：
本发明涉及半导体装置的制造方法，特别涉及金属氧化物半导体场效应 晶体管的制造方法。
背景技术：
目前业界不断尝试縮减硅质衬底上的半导体元件的尺寸。然而，随着半 导体元件的尺寸微縮化，许多对较大尺寸元件原本没有显著影响的问题，在 微縮化后，反而对元件的操作具有关键性的影响。其中形成于邻接隔离区的 半导体衬底上的薄介电层即存在着这样的问题。图1示出上述问题，其发生在衬底101、隔离区103与栅极介电层105 同时存在的情况下。如上所述，邻接隔离区103 (通常是浅沟槽隔离(shallow trench isolation, STI)结构)的硅衬底101的边缘出现尖锐的棱角结构，如图 1中虚线圆圈107所示。接着当在衬底101上形成栅极介电层105时，形成 在尖锐的棱角结构上的栅极介电层105明显比其他区域的栅极介电层105更 薄。此较薄的区域会随着元件的尺寸的縮小而造成许多问题。在这些问题中所说明的例子包括现有技术中的寄生晶体管(parasitic transistor)，其漏极电流对栅极电压(drain current-gate voltage)的关系特性 中会出现双峰效应(double hump behavior)。另外，在如快闪存储器元件等 非易失性存储器元件的技术中，其介电层的薄棱角结构将可能造成击穿 (punch-through)干扰的问题。最后，此薄棱角结构也可在逻辑存储器元件 技术中造成漏电路径(leakypath)的问题。图2A与图2B示出一种技术，其并非被设计用以解决这些问题，但能够 稍微缓和问题牺牲介电层205。图2A示出一个结构，其包含衬底101，以 及形成于衬底101中的浅沟槽隔离结构103。图2B示出牺牲介电层205，其 形成于衬底101上以及部分浅沟槽隔离结构103上。接着经由蚀刻工艺除去 衬底101与浅沟槽隔离结构103上的牺牲介电层205。 《 虽然形成牺牲介电层205是为了作为遮蔽层用于之后的注入工艺，或是 为了从衬底101的表面上除去表面缺陷，然而图3示出牺牲介电层205，以 及蚀刻工艺对位于沟槽隔离结构103附近的尖锐棱角结构上的牺牲介电层 205所造成的影响。如上所述，此工艺能够钝化衬底101的尖锐棱角结构， 因此牺牲介电层205的厚度会稍微增加。然而，由于这是在形成以及随后除 去牺牲介电层205的工艺中偶然发生的附带效应，因而无法对衬底101的尖 锐棱角结构进行足够的钝化，因此无法克服可能由于这些区域而发生在寄生 晶体管中的漏电及干扰等问题。由于现行的制造方法会造成这些或其他的问题，因此需要一种能够改进 硅衬底表面的新方法。本发明即提供这样的方法。发明内容为达成上述目的，本发明的实施例提供一种半导体装置的制造方法，包 括下列步骤步骤A，提供衬底，该衬底包含在该衬底中形成的隔离区；步 骤B，在该衬底及部分上述隔离区上形成介电层，该介电层具有第一厚度； 步骤C，除去该介电层；以及步骤D，重复步骤B至步骤C两次或更多次。上述半导体装置的制造方法中，所述介电层中至少有部分可由氧化硅或 氮化硅材料形成。上述半导体装置的制造方法中，所述介电层可具有介于约50 A至约250 A的厚度。上述半导体装置的制造方法中，所述隔离区可为场氧化区或浅沟槽隔离 结构。上述半导体装置的制造方法中，所述介电层至少有部分可利用蚀刻工艺 除去。上述半导体装置的制造方法还可包括下列步骤:形成栅极介电层及栅极; 形成间隔层；以及形成源极/漏极区。本发明的另一实施例也提供一种半导体装置的制造方法，包括下列步骤 提供衬底，该衬底包含在该衬底中形成的隔离区；进行多次步骤，各步骤包 括在该衬底及部分上述隔离区上形成介电层，该介电层具有第一厚度；以 及除去该介电层。
上述半导体装置的制造方法中，所述介电层中至少有部分可由氧化硅或 氮化硅材料形成。上述半导体装置的制造方法中，所述介电层可具有介于约50A至约250 A的厚度。上述半导体装置的制造方法中，所述隔离区可为场氧化区或浅沟槽隔离 结构。上述半导体装置的制造方法中，所述介电层至少有部分可利用蚀刻工艺 除去。上述半导体装置的制造方法还可包括下列步骤:形成栅极介电层及栅极； 形成间隔层；以及形成源极/漏极区。另外，本发明的又一实施例提供一种金属氧化物半导体场效应晶体管的 制造方法，包括下列步骤步骤A，提供衬底，该衬底包含在该衬底中形成 的隔离区；步骤B，在该衬底及部分上述隔离区上形成介电层，该介电层具 有第一厚度；步骤C，除去该介电层；步骤D，重复步骤B至步骤C两次或 更多次；步骤E，形成栅极介电层；步骤F，形成栅极；步骤G，形成间隔 层；以及步骤H，形成源极/漏极区。上述金属氧化物半导体场效应晶体管的制造方法中，所述介电层中至少 有部分可由氧化硅或氮化硅材料形成。上述金属氧化物半导体场效应晶体管的制造方法中，所述介电层可具有 介于约50A至约250A的厚度。上述金属氧化物半导体场效应晶体管的制造方法中，所述介电层至少有 部分可利用蚀刻工艺除去。上述金属氧化物半导体场效应晶体管的制造方法还可包括在重复步骤 B至步骤C两次或更多次完成后，将杂质掺杂至该衬底中。上述金属氧化物半导体场效应晶体管的制造方法中，在重复步骤B至步 骤C两次或更多次中的其中一次中，可在介电层形成后，将杂质掺杂至该衬 底中。与现有技术相比，本发明能使得衬底的预定区域中的介电层具有更大的 厚度，从而减少或消除与寄生晶体管、击穿干扰及漏电路径相关的问题。
图1示出现有技艺中，未进行牺牲层的形成及除去工艺，而包含有衬底、 隔离区及与介电层相连形成的接合区的剖面图。图2A至图2B为现有技艺中，形成牺牲介电层，接着除去牺牲介电层的 工艺中的步骤剖面图。图3示出现有技艺中，已进行一层牺牲介电层的形成及除去工艺，而包 含有衬底、隔离区及与牺牲介电层相连形成的接合区的剖面图。图4示出本发明的实施例中的衬底的剖面图，其中隔离区形成于衬底中。图5示出本发明的实施例中，在图4中的结构上形成一层牺牲层的剖面图。图6示出本发明的实施例中，自图5中的结构除去牺牲层后的剖面图。 图7示出本发明的实施例中，在图6中的结构已形成及除去多层牺牲层，并在衬底上形成介电层与栅极后的剖面图。图8示出本发明的实施例中，图7中的结构于形成间隔结构及源极/漏极区后的剖面图。图9示出本发明的实施例中，己形成并除去两层牺牲层后，由衬底、隔 离区及与介电层相连所形成的接合区的剖面图。图IO示出本发明的实施例中，已形成并除去三层牺牲层后，由衬底、隔 离区及与介电层相连所形成的接合区的剖面图。其中，附图标记说明如下101 衬底；103 隔离区；105 栅极介电层；107 接合区；205 牺牲介电 层；401~衬底；403 隔离区；501~牺牲层；701~介电层；703 栅极；705~接 合区；801H司隔结构；803~源极/漏极区；901 阶梯结构；903 第一区域；1001~ 阶梯结构；1003 第一区域。
具体实施方式
有关各实施例的制造和使用方式如下所述。然而，值得注意的是，本发 明所提供的各种可应用的发明概念可依具体内文的各种变化来实施，且在此 所讨论的具体实施例仅用来示出具体使用和制造本发明的方法，而不甩来限 制本发明的范围。
以下透过各附图及示例说明本发明优选实施例的制造过程。此外，在本 发明各种不同的各种实施例和附图中，相同的符号代表相同或类似的元件。图4示出衬底401，.其中隔离区403形成于衬底401中。衬底401可包 含掺杂或未掺杂的硅材料，或绝缘层上硅(silicon on insulator, SOI)衬底的 有源层。绝缘层上硅衬底通常包含一层半导体材料，例如硅、锗、锗化硅、 绝缘层上硅、绝缘层上锗化硅(silicon germanium on insulator, SGOI)，或其 组合。也可使用其他的衬底，如多层结构(multi-layered)的衬底、梯状结构 (gradient)的衬底，或混合取向(hybridorientation)的衬底。隔离区403通常用于将形成于衬底401上的电性元件电性隔离。在一实 施例中，隔离区403是利用现有技艺对衬底401进行蚀刻工艺以形成沟槽、 并以介电材料填充沟槽的方式形成的。优选的是利用高密度等离子体技术， 以诸如氧化物材料之类介电材料进行填充工艺，来形成隔离区403。然而， 也可用其他种类的隔离结构，如利用局部氧化隔离技术(local oxidation of silicon, LOCOS)形成的场介电结构，来隔离衬底401。图5示出在衬底401上以及部分隔离区403上形成第一牺牲层501。牺 牲层501以在衬底401上表面进行硅材料的氧化工艺所形成的氧化硅材料为 优选。另外，牺牲层501也可以是在衬底401上表面进行硅材料的氮化工艺 所形成的氮化硅材料。牺牲层501的厚度可介于约50A至约250A，而以约 150A为优选。图6示出将第一牺牲层501自衬底401及隔离区403除去后所形成的结 构。牺牲层501是利用如氢氟酸(hydrofluoric acid, HF)、氟化氨(ammonium fluoride, NH4F)、醋酸(acetic acid, 。2恥2)、硝酸(nitric acid, HN03)、 磷酸(phosphoric acid, H304P)、盐酸(hydrochloric acid, HCL)等蚀刻剂进 行湿蚀刻工艺来除去的。然而，本领域技术人员将可了解，也可利用许多其 他的蚀刻剂及工艺方法将牺牲层501除去。例如，可利用如六氟丙烯 (hexafluoropropene， CsF6)、全氟戊烷(perfluoroeneopentane， C5F12)的全 氟碳材料(perfluorocarbon)，或其他具有CJy或CxFyHz通式的化学材料的 蚀刻剂进行干蚀刻工艺。本发明并不受限于以上所列的例子中的工艺或蚀刻 剂。如上所述示出于图4至图6的工艺可结合成一个工艺，其包含形成牺牲
层501及除去牺牲层50 1的步骤。然而，如上所说明，包含形成牺牲层501 及除去牺牲层501步骤的单一工艺，无法对愈趋微小的元件提供所需的帮助。 因此，将图4至图6所描述的工艺重复一次或更多次，直至衬底401逐渐具 有阶梯状的结构，而能够使得随后在隔离区403中形成的介电层701 (以下 会说明其形成方法)的厚度能达到预期值。随着工艺的重复进行，每次所形 成的牺牲层501的厚度可不同或相同于先前所形成的牺牲层501。衬底401的最终型态取决于上述步骤的重复次数。每当进行一层牺牲层 501的形成及除去工艺，即表示对衬底401进行一次"步骤"。例如，当有 两层牺牲层501被形成及被除去时，即表示对衬底401进行两次"步骤"， 而当有三层牺牲层501被形成及被除去时，即表示对衬底401进行三次"步 骤"。当工艺被重复高于三次时，"步骤"的次数将等于之前已形成的牺牲 层501的层数。接着将根据图9及图IO更详细的说明这些"步骤"。在一实施例中，衬底401最初为未掺杂的，而在进行完多重步骤，且衬 底401的棱角结构具有所期望的型态后，可对衬底401进行掺杂工艺(利用 p型或n型杂质对衬底401进行掺杂工艺)。另外，也可在每次进行的步骤 当中，在牺牲层501被除去后，或在牺牲层501被形成后而未被除去之前进 行掺杂工艺。若是在牺牲层501被除去之前进行掺杂工艺，则牺牲层501在 掺杂工艺中可作为掩模层。图7示出当所有所期望的牺牲层501已被形成及除去后，在衬底401上 形成介电层701与栅极703。虚线示出由衬底401、介电层701、栅极703， 及隔离区403连接形成的接合区705。介电层701以如氧化硅(siliconoxide)、 氮氧化硅(silicon oxynitride)、氮化硅(silicon nitride)、氧化物、含氮的 氧化物(nitrogen-containing oxide)，或其组合等的高介电系数(high-k)材 料为优选。介电层701的介电系数(permittivity)值以大于约4为优选。此 类材料的其他例子包含氧化铝(aluminum oxide)、氧化镧(lanthanum oxide)、 氧化铪(hafhium oxide)、氧化锆(zirconium oxide)、氮氧化铪(hafiiium oxynitride)，或其组合。在一优选实施中，介电层701包含氧化层，而介电层701可利用任何氧 化工艺来形成，例如在含有氧化物分子、水(H20)分子、氧化氮(NO)分 子，或其组合的环境下进行湿式或干式热氧化(thermal oxidation〗工艺，或 以四乙氧基硅烷(tetra-ethyl-ortho-silicate， TEOS )与氧分子作为前体 (precursor)进行化学气相沉积工艺(chemical vapor deposition, CVD)。在 一实施例中，介电层701的厚度介于约8A至约20A。栅极703以包含如金属、金属硅化物(metal silicide)、金属氮化物(metal nitride)、掺杂的多晶硅、或其他导电材料，或其组合的导电材料为优选， 其中金属例如为钽(tantalum)、钛(titanium)、钼(molybdenum)、鸨、 铂、铝、铪，或钌(ruthenium)，金属硅化物例如为钛硅化物、钴硅化物、 镍硅化物，或钽硅化物，金属氮化物例如为氮化钛或氮化钽。在一优选实施 中，栅极703为多晶硅材料，且栅极703可以为利用低压化学气相沉积法 (low-pressure chemical vapor deposition, LPCVD)形成的掺杂或未掺杂的多 晶硅材料，而栅极703的厚度介于约400A至约2500A的范围中，但以大于 约1500A为优选。图8为在图7中所示出的结构在额外形成间隔结构801与源极/漏极区 803后，所形成的结构的侧面剖面图。为形成间隔结构801，首先在之前所形 成的结构上毯覆式地形成间隔层(未示出)。间隔层以包含氮化硅、氮氧化 物、碳化硅、氮氧化硅及氧化物等的材料为优选。间隔层以如化学气相沉积 法、等离子体辅助化学气相沉积法、溅镀法及其他传统方法形成为优选。接 着利用各向异性蚀刻工艺将间隔结构801图案化，并自结构的水平表面将间 隔层除去。在一优选实施例中，源极/漏极区803通过将如砷或硼等元素注入衬底 401内的方式，利用一次或多次的掺杂工艺来形成。当所形成的元件为NMOS 元件或PMOS元件时，可形成源极/漏极区803。由于是以栅极703与间隔结 构801作为掩模，所形成的源极/漏极区803实质上对准栅极703与各自对应 的间隔结构801。要注意的是，虽然以上所说明的工艺为特定的工艺，本领域技术人员将 可了解也可利用许多其他的工艺或步骤等。例如，利用由间隔层与衬垫层组 成的多种组合结构进行多次的掺杂工艺，以形成具有特定型态或特性的源极/ 漏极区803，从而达到特定的目的。可利用这些工艺中的任何方法形成源极/ 漏极区803，而本发明并不限定于以上所说明的步骤方法中。 -图9示出图7中接合区705的放大图，而接合区705是已自衬底401形 成并除去两层牺牲层501后所形成的。如图所示，在邻接隔离区403的衬底 401中的第一区域903内，衬底401的尖锐棱角结构明显地被再成形为两层 阶梯结构901。而剩余的衬底401实质上仍维持平面结构。当两层牺牲层501 已被形成及除去后，在接合区705中的衬底401上所形成的介电层701，会 比没有牺牲层501被形成或除去，或只有一层牺牲层501被形成或除去后所 形成的介电层具有更厚的厚度。图10示出相似的接合区705的放大图，而接合区705是已自衬底401 形成及除去三层牺牲层501后所形成的。如图所示，在靠近隔离区403的衬 底401的第一区域1003内具有三层阶梯结构1001。特别的是，衬底401甚 至会自介电层701的表面被除去。此工艺被重复进行的次数愈多，最终在衬 底401的此区域上所形成的介电层701的厚度愈厚。本领域技术人员将可了解，可利用形成与除去多层牺牲层的方式，对衬 底401的靠近隔离区403且位于区域中的介电层701下的的区域进行再成形。 利用这种方法，可使此区域中的介电层其厚度厚于利用别的方法所形成的介 电层。此较厚的区域能够帮助减少或消除与寄生晶体管、易失性存储器元件 技术中的击穿干扰以及漏电路径有关的问题。虽然本发明已通过优选实施例公开如上，然而其并非用以限定本发明， 任何本领域技术人员，在不脱离本发明的精神和范围内，当可做一定的改动 与修改，因此本发明的保护范围应以所附权利要求范围为准。
权利要求
1.一种半导体装置的制造方法，包括下列步骤步骤A，提供衬底，该衬底包含在其中形成的隔离区；步骤B，在该衬底及部分所述隔离区上形成介电层，该介电层具有第一厚度；步骤C，除去该介电层；以及步骤D，重复步骤B至步骤C两次或更多次。
2. 如权利要求1所述的半导体装置的制造方法，其中所述介电层中至少 有部分是由氧化硅或氮化硅材料形成的。
3. 如权利要求1所述的半导体装置的制造方法，其中所述介电层具有介 于约50A至约250A的厚度。
4. 如权利要求1所述的半导体装置的制造方法，其中所述隔离区为场氧 化区或浅沟槽隔离结构。
5. 如权利要求1所述的半导体装置的制造方法，其中所述介电层至少有 部分是利用蚀刻工艺除去的。
6. 如权利要求1所述的半导体装置的制造方法，还包括下列步骤 形成栅极介电层及栅极；形成间隔层；以及 形成源极/漏极区。
7. —种半导体装置的制造方法，包括下列步骤 提供衬底，该衬底包含在其中形成的隔离区； 进行多次步骤，各次步骤包括在该衬底及部分所述隔离区上形成介电层，该介电层具有第一厚度;以及除去该介电层。
8. 如权利要求7所述的半导体装置的制造方法，其中所述介电层中至少 有部分是由氧化硅或氮化硅材料形成的。
9. 如权利要求7所述的半导体装置的制造方法，其中所述介电层具有介 于约50A至约250A的厚度。
10. 如权利要求7所述的半导体装置的制造方法，其中所述隔离区为场 氧化区或浅沟槽隔离结构。
11. 如权利要求7所述的半导体装置的制造方法，其中所述介电层至少 有部分是利用蚀刻工艺除去的。
12. 如权利要求7所述的半导体装置的制造方法，还包括下列步骤 形成栅极介电层及栅极；形成间隔层；以及 形成源极/漏极区。
13. 如权利要求7所述的半导体装置的制造方法，还包括下列步骤在 进行完多次步骤后，将杂质掺杂至该衬底中。
14. 如权利要求7所述的半导体装置的制造方法，其中多次步骤中的其 中一次还包括在形成完介电层后，将杂质掺杂至该衬底中。
15. —种金属氧化物半导体场效应晶体管的制造方法，包括下列步骤 步骤A，提供衬底，该衬底包含在其中形成的隔离区；步骤B，在该衬底及部分所述隔离区上形成介电层，该介电层具有第一 厚度；步骤C，除去该介电层；步骤D，重复步骤B至步骤C两次或更多次； 步骤E，形成栅极介电层； 步骤F，形成栅极； 步骤G，形成间隔层；以及 步骤H，形成源极/漏极区。
16. 如权利要求15所述的金属氧化物半导体场效应晶体管的制造方法，其中所述介电层中至少有部分是由氧化硅或氮化硅材料形成的。
17. 如权利要求15所述的金属氧化物半导体场效应晶体管的制造方法， 其中所述介电层具有介于约50 A至约250 A的厚度。
18. 如权利要求15所述的金属氧化物半导体场效应晶体管的制造方法， 其中所述介电层至少有部分是利用蚀刻工艺除去的。
19. 如权利要求15所述的金属氧化物半导体场效应晶体管的制造方法， 其中还包括在重复步骤B至步骤C两次或更多次完成后，将杂质掺杂至该 衬底中。
20.如权利要求15所述的金属氧化物半导体场效应晶体管的制造方法， 其中在重复步骤B至步骤C两次或更多次中的其中一次中，在介电层形成后， 将杂质掺杂至该衬底中。
全文摘要
本发明提供一种半导体装置的制造方法，包括下列步骤步骤A，提供衬底，该衬底包含在其中形成的隔离区；步骤B，在该衬底及部分的隔离区上形成介电层，该介电层具有第一厚度；步骤C，除去该介电层；以及步骤D，重复步骤B至步骤C两次或更多次。与现有技术相比，本发明能使得衬底的预定区域中的介电层具有更大的厚度，从而减少或消除与寄生晶体管、击穿干扰及漏电路径相关的问题。
文档编号H01L21/70GK101154619SQ20071015318
公开日2008年4月2日 申请日期2007年9月28日 优先权日2006年9月29日
发明者朱文定, 王驭熊, 金显维, 陈恒毅 申请人:台湾积体电路制造股份有限公司