多端口、多沟道的嵌入式动态随机存储器及其操作方法

专利名称：多端口、多沟道的嵌入式动态随机存储器及其操作方法
技术领域：
本发明属于微电子技术领域，具体涉及一种多端口、多沟道嵌入式动态随机存储器及 其存储操作方法。
技术背景动态随机存储器(DRAM)是可以用来存储信息的存储器件。DRAM在一些应用中受 到偏爱，是因为它们可以相当廉价地以很高密度制造。嵌入式动态随机存储器(eDRAM)和其他逻辑电路共同集成在一个芯片内，可以省去大量的缓冲器和i/o压点，从而可以有更高的速度，更小的面积和更低的功耗。由于DRAM核与逻辑电路之间有内建的宽位数 据总线，这种大量并行处理能力使嵌入式DRAM可以满足吉位时代的Tbyte/s数据通量的 要求。对于标准DRAM，从单元读出的数据要经过列选择、内部I/0线、主放大器、输出 缓冲器到达压点，再通过封装管脚到PCB板，要驱动的负载电容在50pf以上，使速度收 到影响。对嵌入式DRAM，数据通过芯片内的I/0压点，要驱动的电容只有lpf左右，不 仅使速度极大提高，而且可以节省大量功耗。目前报道的嵌入式动态随机存储器的结构主 要有传统的1T1C动态随机存储器结构，基于SOI的单管浮体(floating body) 1T/FB结 构，基于单晶硅体的单管浮体(floating body) 1T/FB结构，基于闸流晶体管的随机存储结 构(T-RAM)。传统的动态随机存储器的存储单元典型地包括两个元件，也就是存储电容器和存取晶 体管，构成1T1C的结构。图1是一个传统的动态随机存储器阵列结构，其中100至108 是存取晶体管，109至111是位线，112至114是字线，115至117是位线上的寄生电容， 118至126是存储电容器。下面以操作存取晶体管100和存储电容器118构成的存储单元 为例说明传统的动态随机存储器的工作过程。在写操作阶段，数据值被放在位线109上， 字线112则被提升，根据数据值的不同，存储电容器118或者充电，或者放电，具体地， 写入数据为l时，存储电容器118充电，写入数据为0时，存储电容器118放电。在读操 作阶段，位线109首先被预充电，当使字线112有效时，在位线电容115和存储电容器118 之间放生了电荷的重新分配，这时位线上的电压发生变化，这一变化的方向决定了被存放 数据的值。1T1C结构动态随机存储器是破坏性的，这就是说存放在单元中的电荷数量在 读操作期间被修改，因此完成一次读操作之后必须再恢复到它原来的值。于是完成读操作 之后紧接着就是刷新操作。进行刷新操作之后才能进行下一步的读写操作。这种1T1C结构动态随机存储器依靠存储电容器存储数据，于是存储电容必须足够大以保证存储的可靠 性，但是大电容的存在不仅占用面积，而且在半导体工艺中特征尺寸越来越小的发展趋势 下，制造大电容是非常困难的，这带来了物理或工艺实现上的障碍。图2是基于SOI的单管浮体1T/FB剖面图，它去除了传统动态随机存储器的存储电容 器，使用浮体(floating body)存储电荷。DRAM单元200包括硅衬底201 ，隐埋氧化层 202，氧化区203-204， N+十型源漏区205-206， N+型源漏区207-208， P型浮体区209，栅 氧化210，栅电极211，侧壁区212-213。浮体209被栅氧化210，隐埋氧化层202和源漏 耗尽区207-208与衬底隔离。半耗尽浮体209用来存储电荷，调制DRAM存储单元的阈值 电压Vf。源区205 —般接地。如图3 (a)当需要向DRAM存储单元200写入数据1时， 为漏区206施加高电压，栅极211接中等幅度电压，这样使得漏区206中存在较高的电场， 沟道电子在漏端高场区获得足够能量，通过碰撞电离产生电子——空穴对，空穴向较低电 势的浮体713移动，由于源——体结存在一势垒，空穴就会堆积在浮体209，抬高了浮体 209的电势，由于衬偏效应，当衬底电压升高(对于P型衬底)时会使得阈值电压降低， 这样就相当于完成了写1的操作。如图3 (b)当需要向DRAM存储单元200写入数据0 时，为漏区206施加负电压，栅极211接中等幅度电压，由于浮体209存有空穴，使得衬 底电势为正，这样就造成了衬底-漏区PN结的正偏，在正偏电压的作用下，存于浮体209 中的空穴会脱离其中注入到漏区206，使得衬底电压恢复之前的水平，从而又提高了阈值 电压，这样就相当于写入了 0。读操作时为漏区206和栅极211都施加中等幅度电压，源 区205接地。这样，当DRAM存储单元存储的数据为1时，源漏区会流过相对大的电流， 当DRAM存储单元存储的数据为0时，源漏区会流过相对小的电流。通过比较流过源漏 区的电流与参考电流确定DRAM存储单元存储的数据。阵列中未被选中的DRAM存储单 元栅极接负电压以降低读写时的漏电流和误操作。这种单管浮体1T/FB结构需要使用SOI 工艺，使得生产成本非常高。另外，SOI工艺中的浮体效应虽然可以实现，但会增加电路 和逻辑设计的复杂度，而且在SOI工艺中，器件的漏电流特性很难控制。图4是基于单晶硅体的单管浮体1T/FB剖面图。DRAM单元400包括P-型硅衬底401 ， N-型隐埋层402，耗尽区403-404，浅槽隔离区405，重掺杂N+十型源区406和漏区407， 轻掺杂N+型源区408和漏区409， p型浮体区410，栅氧化层411，栅电极415，侧壁区 421-422。 N++型源区和N+型源区一同形成N型源区411，同样N+十型漏区和N+型漏区一 同形成N型漏区412.。 N-型隐埋区402形成于晶体管下作为后栅极。在适当的偏置下，耗 尽区404完全将lT/FBDRAM存储单元的浮体区410与衬底以及其他n型注入区域隔离开。 源区411一般接地。如图5 (a)当需要向DRAM存储单元400写入数据1时，为漏区412施加高电压，栅极415接中等幅度电压，这样使得漏区412中存在较高的电场，沟道电子 在漏端高场区获得足够能量，通过碰撞电离产生电子——空穴对，空穴向较低电势的浮体 410移动，由于源——体结存在一势垒，空穴就会堆积在浮体410，抬高了浮体410的电 势，由于衬偏效应，当衬底电压升高(对于P型衬底)时会使得阈值电压降低，这样就相 当于完成了写l的操作。如图5 (b)当需要向DRAM存储单元400写入数据O时，为漏 区412施加负电压，栅极415接中等幅度电压，由于浮体410存有空穴，使得衬底电势为 正，这样就造成了衬底-漏区PN结的正偏，在正偏电压的作用下，存于浮体410中的空穴 会脱离其中注入到漏区412，使得衬底电压恢复之前的水平，从而又提高了阈值电压，这 样就相当于写入了O。读操作时为漏区412和栅极415都施加中等幅度电压，源区411接 地。这样，当DRAM存储单元存储的数据为1时，源漏区会流过相对大的电流，当DRAM 存储单元存储的数据为O时，源漏区会流过相对小的电流。通过比较流过源漏区的电流与 参考电流确定DRAM存储单元存储的数据。阵列中未被选中的DRAM存储单元栅极接负 电压以降低读写时的漏电流和误操作。基于单晶硅体的单管浮体1T/FB结构解决了基于 SOI的单管浮体1T/FB结构成本昂贵的问题，但它和基于SOI的单管浮体1T/FB结构一样， 都只能有一条位线和一条字线分别连到漏区和栅极，这样在刷新DRAM单元的时候不能 进行读操作，也就是说，DRAM单元的刷新限制了 DRAM单元的读取速度。图6 (a)是基于闸流晶体管和SOI的随机存储结构(T-RAM)。图6 (b)是其等效电 路图。如图6 (b)基于闸流晶体管的随机存储结构600包括PNP管614和NPN管615， 选通mos管616， PNP管614的发射极对应图6 (a)中p+注入区603， PNP管614的基极 对应图6 (a)中n注入区604， PNP管614的集电极对应图6 (a)中p注入区605， NPN 管615的发射极对应图6 (a)中n+注入区606， MOS选通管616的源极对应图6 (a)中 n+注入区607， MOS选通管616的栅极对应图6 (a)中p注入区608， MOS选通管616 的漏极对应图6 (a)中n+注入区609， PNP管614的集电极与NPN管615的基极相连， PNP管614的基极与NPN管615的集电极相连，使得这两个三极管组成正反馈。NPN管 615的发射极与MOS选通管616源极相连，字线WL1与MOS选通管616栅极相连，字 线WL2通过耦合电容613与NPN管615的基极相连，位线BL与MOS选通管616漏极 相连。当需要为存储单元写入1时，首先使WL1处于高电平，位线BL处于低电平，然后 当WL2上电压由低电平开始上升时，通过耦合电容613使得NPN管615正偏导通，由于 NPN管615和PNP管614组成正反馈网络，导致PNP管614也导通，这样就完成了写1 的操作。当需要为存储单元写入0时，首先使WL1处于高电平，位线BL处于高电平，然 后当WL2上电压开始由高电平开始下降时，通过耦合电容613迅速抽取电荷，使得PNP管614与NPN管615关闭，这样就完成了写0的操作。读操作时，WL1为高电平使M0S 选通管616打开，WL2始终为低电平，通过判断BL上电流的大小得到存储单元的数据。 在基于闸流晶体管的随机存储器工作的时候，为保持数据，存储单元需要周期性地激活 WL进行刷新操作，但和其它动态存储器一样，它不能通过两个端口各自独立地进行读操 作与刷新操作。同时这一器件是基于SOI衬底的，也存在成本高、电路设计复杂的问题。 发明内容本发明的目的在于提出一种多端口、多沟道嵌入式动态随机存储器及其存储操作方 法，使刷新操作和读操作相互独立，可通过不同端口同时或分时进行，以提高嵌入式动态 随机存储器读操作的速度，并通过调整刷新操作的频率满足不同的功耗需求。本发明提出的多端口、多沟道的嵌入式动态随机存储器，包括数个存储单元；每个存储单元有n个晶体管(n为自然数，n》2，通常n《10)，每个晶体管包括源区、漏区、栅、 以及位于源区和漏区之间的体区，相邻晶体管间的源区和漏区相互连接或者共享，每个晶 体管导通时，该晶体管的源和漏间形成导电沟道；上述的晶体管，可以全部是金属氧化物场效应晶体管；也可以包含并且至少各有一个 以下两种晶体管 一种是金属氧化物场效应晶体管， 一种是具有不挥发存储功能的浮栅型 金属氧化物场效应晶体管；存储单元中的每个晶体管有1对字线位线对，即1条字线和1条字线；每个晶体管的位线可以与一个输入/输出端口相连；存储单元中的不同晶体管位于同一浮体中，浮体与周围电隔离；所述的浮体结构，可以是形成于单晶硅衬底中的浮体结构，也可以是形成于SOI (silicon on insulator)衬底中的浮体结构。形成于单晶硅衬底中的浮体结构如下在具有第一导电类型的半导体表面下方形成具有第二导电类型的隐埋层，隐埋层上表面位于半导体表面以下第一深度，在隐埋层上方具 有第一导电类型的区域形成存储单元，存储单元之间被浅槽隔离区隔离，浅槽隔离区的深度深于半导体表面以下第一深度；每个存储单元中包括n个晶体管(n为自然数，n》2， 通常n《10)，每个晶体管包括具有第二导电类型的源区、漏区以及位于源区和漏区之间的 体区，隐埋层与体区间、源区与体区间、漏区与体区间形成耗尽区，耗尽区与浅槽隔离区 包围形成与四周电隔离的浮体结构；形成于SOI衬底中的浮体结构如下在位于绝缘层上、具有第一导电类型的单晶硅薄 膜中形成存储单元，每个存储单元中包括n个晶体管(n为自然数，n》2，通常n《10) 晶体管，每个晶体管包含具有第二导电类型的源区、漏区以及位于源区和漏区间的体区，位于存储单元边缘的晶体管的源区和漏区深度贯通单晶硅薄膜，其它不位于存储单元边缘 的晶体管的源区和漏区深度小于单晶硅薄膜深度，绝缘层、贯通单晶硅薄膜的源区、漏区 分别与体区形成的耗尽区包围形成与四周电隔离的浮体结构；通过至少一个端口向所述的浮体中注入载流子或抽取载流子，调节晶体管的阈值电 压，达到写入信号的目的；通过一个端口读出或通过多个端口同时读出晶体管源漏间的电 流，通过分辨电流的大小，达到读出信号的目的，大电流代表第一数据状态1，小电流代 表第2数据状态0;通过至少一个端口定期将存储单元中原有信号写回去，达到刷新信号 的目的。不同晶体管的字线位线对彼此独立，可以同时或分时被选中，进而同时或分时选中相 应的不同晶体管，通过相应的端口可以同时或分时进行读取和刷新的存储操作。当所述的动态随机存储器中有两个晶体管，即n可以等于2时，每个单元包括两个金 属氧化物场效应晶体管第一晶体管和第二晶体管；第一晶体管的漏或源与第二晶体管的 源或漏相连或者共享，并与地相连；第一晶体管和第二晶体管的字线分别连向第一晶体管 和第二晶体管的栅；第一晶体管和第二晶体管的位线分别连向第一晶体管的源或漏以及第二晶体管的漏或源，并分别与第一晶体管和第二晶体管的输入/输出端口连接。当所述的两 个晶体管是两个n沟道金属氧化物场效应晶体管时，存储操作方法包括写1:向第一晶体管的位线施加第一电压，字线施加第二电压，第一电压的值比第二 电压大，引发热载流子注入，使空穴注入浮体，降低晶体管的阈值电压；或者为第一晶体 管的位线施加第三电压，字线施加第四电压，第四电压为负向电压，引发栅致势垒降低 (GIDL)，使空穴注入浮体，降低晶体管的阈值电压。写0:为第一晶体管的位线施加第五电压，第五电压为负向电压，字线施加第六电压， 造成浮体-漏区PN结的正偏，抽取浮体中的空穴，提高晶体管的阈值电压。刷新根据存储单元原有的数据为第一晶体管的字线和位线施加写0或写1所需的电 压，达到刷新存储单元原有数据的目的读为第二晶体管的位线和字线分别施加第七电压和第八电压，通过第二晶体管的端 口读取第二晶体管的电流，1和0的状态分别对应大的电流和小的电流，从而分辨出不同 的存储状态。选中第二晶体管的字线位线对存储单元进行读取操作与选中第一晶体管的字线位线 对存储单元进行刷新操作相互独立，在读取的同时可以进行刷新，也可以在不读取的时候 进行刷新，刷新的频率可以是高速，中速，慢速。当所述的动态随机存储器的存储单元中有三个晶体管，即n等于3时，所述的单元中可以包括3个金属氧化物场效应管晶体管第一晶体管、第二晶体管和第三晶体管；第一 晶体管、第二晶体管和第三晶体管的栅分别与第一晶体管的字线、第二晶体管的字线和第 三晶体管的字线连接；第一晶体管的漏或源与第三晶体管的源或漏相连接或共享，并与地 连接；第二晶体管的源或漏与第三晶体管的漏或源相连或者共享；第一晶体管的源或漏、 第二晶体管的漏或源和第三晶体管的漏或源分别与第一晶体管的位线、第二晶体管的位线 和第三晶体管的位线连接，并分别与第一晶体管、第二晶体管、第三晶体管的输入/输出端 口连接。所述的晶体管是3个n沟道金属氧化物场效应管晶体管时，其存储操作方法包括写l:为第三晶体管的位线施加第9电压，字线施加第10电压，第9电压的值大于第 IO电压，利用碰撞电离产生电子——空穴对，引发热载流子注入，使空穴注入浮体区，降 低晶体管的阈值电压；或者为第三晶体管的位线接地，字线施加第11电压，第11电压为 负向电压，引发栅致势垒降低(GIDL)，使空穴注入浮体区，降低晶体管的阈值电压。写0:为第三晶体管的位线施加第12电压，第12电压为负向，字线施加正向第13电 压，造成浮体-漏区PN结的正偏，抽取浮体中的空穴，提高晶体管的阈值电压。刷新根据存储单元原有的数据，定期为第三晶体管的字线和位线施加写0或写1所 需的电压，达到刷新存储单元原有数据的目的，读可以为第一晶体管的位线和字线分别施加第14和第15电压，通过第一晶体管的端口读取第一晶体管源漏间的电流大小，1或O状态分别对应大和小的电流，从而分辨出 存储单元中的数据；也可以为第二晶体管的位线和字线分别施加第16电压和第17电压， 第16电压和第17电压高于第二晶体管源端电压，通过第二晶体管的端口读取第二晶体管 源漏间的电流大小，1或O状态分别对应大和小的电流，从而分辨出存储单元中的数据； 还可以同时为第一晶体管和第二晶体管的位线和字线施加读取所需电压，同时通过第一晶 体管端口和第二晶体管端口读取第一晶体管和第二晶体管的源漏间电流，同时从第一晶体管端口和第二晶体管端口获得存储数据。选中第三晶体管的字线位线对存储单元进行刷新操作与选中第一晶体管和/或第二晶 体管的字线位线对存储单元进行读取操作相互独立，刷新的频率可以是高速，中速，慢速。当所述的存储器的存储单元中，n可以等于2，并且第1晶体管是金属氧化物场效应 晶体管，第2晶体管是浮栅型金属氧化物场效应晶体管；第1晶体管和第2晶体管的栅分 别与第1晶体管和第2晶体管的字线相连；第1晶体管的漏或源与第2晶体管的源或漏相 连或共享，并与地连接；第l晶体管的源或漏、第2晶体管的漏或源分别与第1晶体管的 位线、第二晶体管的位线连接，并分别与第1晶体管和第2晶体管的端口连接。当第1 晶体管和第2晶体管均为n沟道晶体管时，所述的存储器的存储操作方法包括写1:为第2晶体管的位线施加第18电压，字线施加第19电压，第18电压的值大于 第19电H、:，利用碰撞电离产生电子——空穴对，引发热载流子注入，使空穴注入浮体区， 降低晶体管的阈值电压；或者为第2晶体管的位线施加第20电压，字线施加第21电压， 第21电压为负向电压，引发栅致势垒降低(GIDL)，使空穴注入浮体区，降低晶体管的阈值电压。写0:为第2晶体管的位线施加第22电压，第22电压为负向电压，字线施加第23电 压，造成浮体-漏区PN结的正偏，抽取浮体中的空穴，提高晶体管的阈值电压。刷新根据存储单元原有的数据为第2晶体管的字线和位线施加写0或写1所需的电 压，达到刷新存储单元原有数据的目的，读为第一晶体管的位线和字线分别施加第24电压和第25电压，通过读取第一晶体 管源漏间的电流大小读取存储单元中的数据，1和0的状态分别对应大的电流和小的电流， 从而分辨出不同的存储状态。。掉电前通过第一晶体管读取数据存入第2晶体管，上电后从第2晶体管中读取原有数 据后暂存于一缓存器中，将第2晶体管中数据擦除，再将缓存器中数据写回存储单元。选中第1晶体管的字线位线对进行读取操作与选中第2晶体管的字线位线对进行刷新 操作相互独立，刷新的频率可以是高速，中速，慢速。


图1是一个传统的动态随机存储器阵列结构。图2是基于SOI的单管浮体1T/FB纵向结构。图3 (a) (b)是对基于S0I的单管浮体1T/FB结构操作的示意图。图4是基于单晶硅体的单管浮体1T/FB纵向结构。图5 (a) (b)是对基于单晶硅体的单管浮体1T/FB结构操作的示意图。图6 (a) (b)分别是基于闸流晶体管的随机存储结构和等效电路图。图7 (a) (b)分别是本发明提出一种双端口、双沟道嵌入式动态随机存储器的存储单元纵 向结构以及由数个存储单元组成嵌入式动态随机存储器的实施例。图7 (c)是基于SOI 衬底的动态随机存储器实施例。图8 (a) (b)分别是本发明提出一种三端口、三沟道嵌入式动态随机存储器的存储单元纵 向结构以及由数个存储单元组成嵌入式动态随机存储器的实施例。图9 (a) (b)分别是本发明提出另-一种双端口、双沟道嵌入式动态随机存储器的存储单元纵向结构以及由数个存储单元组成嵌入式动态随机存储器的实施例。图中标号100至108是存取晶体管，109至111是位线，112至114是字线，115至117是位线上的寄生电容，118至126是存储电容器，200为DRAM单元，201为硅衬底，202为隐埋氧化 层，203-204为氧化区，205-206为N++型源漏区，207-208为N+型源漏区，209为P型浮 体区，210为栅氧化，211为栅电极，212-213为侧壁区，400为DRAM单元，401为P-型硅衬底，402为N-型隐埋层，403-404为耗尽区，405为浅槽隔离区，406、 407为重掺 杂N++型源区和漏区，408、 409为轻掺杂N+型源区和漏区，410为p型浮体区，411为栅 氧化层，415为栅电极，421-422为侧壁区,600为基于闸流晶体管的随机存储结构，601至 602为栅，603为p+注入区，604为n注入区，605为p注入区，606为n+注入区，607 为n+注入区，608为p注入区，609为n+注入区，611至612为字线，613为耦合电容， 614为PNP管，615为NPN管，616为选通mos管，701为P-型硅衬底，702为N-型隐埋 层，703-704为耗尽区，705为浅槽隔离区，706和707分别为重掺杂N++型第一晶体管和 第二晶体管共享的源区和第一晶体管的漏区，708和709分别为轻掺杂N+型第一晶体管的 源区和漏区，710为重掺杂N++型第二晶体管的漏区，711和712分别为轻掺杂N+型第二 晶体管的源区和漏区，713为p型浮体区，714为第一晶体管的栅电极，715为第二晶体管 的栅电极，716-717为第一晶体管的侧壁区，718-719为第二晶体管的侧壁区，720-721第 一晶体管和第二晶体管的栅氧化层，722为隐埋氧化层，801为P-型硅衬底，802为N-型 隐埋层，803-804为耗尽区，805为浅槽隔离区，806和807分别为重掺杂N++型第一晶体 管和第三晶体管共享的源区和第一晶体管的漏区，808和809分别为轻掺杂N+型第一晶体 管的源区和漏区，810和811分别为重掺杂N++型第二晶体管的源区与第三晶体管的漏区 共享的区域和第二晶体管的漏区，812和813分别为轻掺杂N+型第二晶体管的源区和漏区， 814和815分别为轻掺杂N+型第三晶体管的源区和漏区，816为p型浮体区，817为第一 晶体管的栅电极，818为第二晶体管的栅电极，819为第三晶体管的栅电极，820-821为第 一晶体管的侧壁区，822-823为第二晶体管的侧壁区，824-825为第三晶体管的侧壁区， 826-828为第一晶体管、第二晶体管和第三晶体管的栅氧化层，901为P-型硅衬底，902为 N-型隐埋层，903-卯4为耗尽区，905为浅槽隔离区，906和907为重掺杂N十+型第一晶体 管和浮栅晶体管共享的源区和第一晶体管的漏区，908和909为轻掺杂N+型第一晶体管的 源区和漏区，910为重掺杂N++型浮栅晶体管的漏区，911和912为轻掺杂N+型浮栅晶体 管的源区和漏区，913为p型浮体区，914为第一晶体管的栅电极，915为浮栅晶体管的栅 电极，916-917为第一晶体管的侧壁区，918-919为浮栅晶体管的侧壁区，920-922为第一 晶体管和浮栅晶体管的栅氧化层，923为浮栅晶体管的浮栅，925为缓存器，926为电压选 择器。
具体实施方式
在下文中结合图示在参考实施例中更完全地描述本发明，本发明提供优选实施例，但 不应该被认为仅限于在此阐述的实施例。相反，提供这些实施例以便此公开是彻底的和完 全的，将本发明的范围完全传递给相关领域的技术人员。在此参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅 限于图中所示的区域的特定形状。本发明涉及一种多端口、多沟道嵌入式动态随机存储器及其操作方法。其特点在于存 储单元中的多个晶体管共享浮体，刷新操作和读操作相互独立，可通过不同端口同时或分 时进行，可以提高嵌入式动态随机存储器读操作的速度以及通过调整刷新操作的频率满足 不同的功耗需求。附图(1 6)在发明技术背景中进行了解释。在具有第一导电类型的半导体表面下方形成具有第二导电类型的隐埋层，隐埋层上表 面位于半导体表面以下第一深度，在隐埋层上方具有第一导电类型的区域形成存储单元， 存储单元之间被浅槽隔离区隔离，浅槽隔离区的深度深于半导体表面以下第一深度；每个 存储单元中包括n个(n为自然数，n>2)晶体管，每个晶体管包括具有第二导电类型的 源区、漏区以及位于源区和漏区之间的体区，隐埋层与体区间、源区与体区间、漏区与体 区间形成耗尽区，耗尽区与浅槽隔离区包围形成与四周电隔离的浮体结构；图7 (a)是本发明提出一种嵌入式动态随机存储器的实施例的存储单元剖面图， 一个 存储单元700中有两个n沟道金属氧化物场效应晶体管的情形，有两个沟道、两个端口， 具体为P-型硅衬底701， N-型隐埋层702， 702上表面在P型衬底701表面以下第一深度， 701和702之间形成耗尽区703-704，浅槽隔离区705，浅槽隔离区705的深度深于半导体 表面以下第一深度，即深入702上表面下方。706和707分别为第一晶体管重掺杂N+十型 的源区和漏区，708和709分别为第一晶体管轻掺杂N+型的源区和漏区，710为第二晶 体管重掺杂N++型的漏区，第二晶体管重掺杂N++型的源区与第一晶体管N++重掺杂的源 区706共享，711和712分别为第二晶体管轻掺杂N+型的源区和漏区，708和709分别为 第一晶体管轻掺杂N+型的源区和漏区，第一晶体管的栅电极714，第二晶体管的栅电极 715，第一晶体管的侧壁区716-717，第二晶体管的侧壁区718-719，第一晶体管和第二晶 体管的栅氧化层720-721，第一晶体管、第二晶体管的N型的源区和漏区与P型衬底间形 成耗尽区704， STI 705、耗尽区703、耗尽区704围成与周围电隔离的浮体区713。第一 晶体管和第二晶体管共享的源区706 —般接地。第一晶体管和第二晶体管各有一对字线位 线对，其中第一晶体管位线BL1连至第一晶体管的漏区707，并与第一端口相连，第二晶 体管位线BL2连至第二晶体管的漏区709，并与第二端口相连，第一条字线WL1连至第一晶体管的栅电极714，第二条字线WL2连至第二晶体管的栅电极715。当需要向存储单元写入数据1时，通过第一晶体管的位线BL1向第一晶体管的漏区 707施加第1电压，第一电压为高电平，幅值范围可以在1.0-1.4伏，典型的比如1.2V，通 过第一晶体管字线WL1向第一晶体管的栅极714施加第二电压，第二电压为中等幅度， 可以在0.4-0.8伏，典型值比如0.6V，第一晶体管的源区706接地，这样使得漏区707中存 在较高的电场，沟道电子在漏端高场区获得足够能量，通过碰撞电离产生电子——空穴对， 空穴向较低电势的浮体713移动，由于源——体结存在一势垒，空穴就会堆积在浮体713， 抬高了浮体713的电势，由于衬偏效应，当衬底电压升高(对于P型衬底)时会使得阈值 电压降低，这样就相当于完成了写1的操作。还可以通过如下方法向存储单元写入数据l，通过第一晶体管位线BL1向第一晶体管 的漏区707施加第三电压，第3电压为高电平，幅值范围可以在1.0-1.4伏，典型的比如1.2V， 通过第一晶体管字线WL1向第一晶体管的栅极714施加第四电压，第四电压为负向，比 如-0.6V，第一晶体管的源区706接地，引发栅致势垒降低(GIDL)，此时所加的漏端电压 会在栅漏重叠区域产生较高的电场，从而产生一个深耗尽区域，而该高电场会使漏区707 中的电子发生隧穿现象从而产生电子空穴对，空穴在电场的作用下流向浮体713，抬高了 浮体713的电势，由于衬偏效应，当衬底电压升高(对于P型衬底)时会使得阈值电压降 低，这样就相当于完成了写1的操作。当需要向存储单元写入数据O时，通过第一晶体管位线BL1向第一晶体管的漏区707 施加第五电压，第五电压为负向，比如-1.2V，通过第一晶体管字线WL1向第一晶体管的 栅极714施加第六电压，第六电压为中等幅度，可以在0.4-0.8伏，典型值比如0.6V，第一 晶体管的源区706接地，由于浮体713存有空穴，使得衬底电势为正，这样就造成了衬底 -漏区PN结的正偏，在正偏电压的作用下，存于浮体713中的空穴会脱离其中注入到漏区 707，使得衬底电压恢复之前的水平，从而又提高了阈值电压，这样就相当于写入了O。当需要读存储单元中的数据时，通过第二晶体管位线BL2向第二晶体管的漏区709施加第7电压，第7电压为中等幅度，可以在0.4-0.8伏，典型值比如0.6V，通过第二晶体管字线WL2向第二晶体管的栅极715施加第8电压，第8电压为中等幅度，可以在0.4-0.8伏，典型值比如0.6V，第二晶体管的源区706接地，这样，当存储单元存储的数据为1时，由于阈值电压较小，源漏区会流过相对大的电流，当DRAM存储单元存储的数据为O时，由于阈值电压较大，源漏区会流过相对小的电流。通过比较流过源漏区的电流与参考电流可以确定存储单元存储的数据。本实施例中使用第一晶体管进行写操作，使用第二晶体管进行读操作，实际上也可采用第一晶体管进行读操作，使用第二晶体管进行写操作，这不是对本发明的限制。本实施例的嵌入式动态随机存储器与其它动态存储器一样需要定期将存储单元原来 的数据重新写回存储单元，弥补存储单元的浮体中空穴电荷的损失，即刷新操作。如图7 (a)，由于本发明提出的是双沟道、双端口嵌入式动态随机存储器，可以通过两个端口独立地进行读操作和刷新操作，即第二晶体管读取存储单元数据的操作与第一晶体管进行刷 新操作互不干扰，这使得刷新操作与读操作可以各自独立地进行，可以同时或分时进行，具体地，通过第二晶体管位线BL2向第二晶体管的漏区709施加第7电压，比如0.6V， 通过第二条字线WL2向第二晶体管的栅极715施加第8电压，比如0.6V进行读操作，同 时当需要刷新的数据为1时，可以通过第一晶体管位线BL1向第一晶体管的漏区707施加 第1电压，比如1.2V，通过第一晶体管字线WL1向第一晶体管的栅极714施加第2电压， 比如0.6V，也可以通过第一晶体管位线BL1向第一晶体管的漏区707施加第三电压，比 如1.2V，通过第一条字线WL1向第一晶体管的栅极714施加第四电压，比如-0.6V，当需 要刷新的数据为0时，通过第一晶体管位线BL1向第一晶体管的漏区707施加第5电压， 比如-1.2V，通过第一条字线WL1向第一晶体管的栅极714施加第6电压，比如0.6V，第 一晶体管和第二晶体管共享的源区706接地，这样实现了刷新操作与读操作各自独立进行， 读操作不必等待刷新操作完成后才能进行，本发明提高了嵌入式动态随机存储器的读速 度。本实施例的嵌入式动态随机存储器刷新操作与读操作可以同时进行，也可以分时进 行，即根据不同的工作模式，变化调整刷新频率，以满足不同的功耗需求，对应高速模式 (High speed Active mode),采用高速刷新，比如0.5-5毫秒刷新一次，这样消耗的功耗最 大，对应全速稳态模式(High speed Stand-by mode )，釆用全速刷新，比如10-50ms刷新 一次，对应半速稳态模式(half speed Stand-by mode )，采用半速刷新，比如歸-300ms 刷新一次，对应不读取的睡眠的状态(Poweroff),不进行刷新，这样功耗降至最低。因此 本发明提出的嵌入式动态随机存储器可以根据不同的工作模式，在不同的工作模式下，刷 新的频率不同，以满足不同的功耗需求。图7 (b)是由数个存储单元组成嵌入式动态随机存储器的实施例，本实施例中存储单 元的数目为3，图7(b)中700即为前文所述的存储单元，当需要对存储单元700进行操 作时，需要选中BL1 (写操作或刷新时)，BL2 (读操作时)，WL1 (写操作或刷新时)， WL2 (读操作时)，具体的电压大小已在前文详细说明。图7(a)的实施例是本发明提出基于单晶硅体的嵌入式动态随机存储器存储单元结构， 存储单元也可以是基于SOI，如图7(c)，基于SOI的嵌入式动态随机存储器存储单元结构，包括P-型硅衬底701，氧化隐埋层722，耗尽区704，浅槽隔离区705，重掺杂N++型 第一晶体管和第二晶体管共享的源区706和第一晶体管的漏区707，轻掺杂N+型第一晶体 管的源区708和漏区709，重掺杂N++型第二晶体管的漏区710，轻掺杂N+型第二晶体管 的源区711和漏区712， p型浮体区713，第一晶体管的栅电极714，第二晶体管的栅电极 715，第一晶体管的侧壁区716-717，第二晶体管的侧壁区718-719，第一晶体管和第二晶 体管的栅氧化层720-721。 N-型隐埋区702形成于晶体管下作为后栅极。在适当的偏置下， 耗尽区704以及氧化隐埋层722完全将存储单元的浮体区713与衬底以及其他N型注入区 域隔离开。第一晶体管和第二晶体管共享的源区706 —般接地。存储单元各有两条彼此独 立的字线和位线，其中第一条位线BL1连至第一晶体管的漏区707，第二条位线BL2连至 第二晶体管的漏区709，第一条字线线WL1连至第一晶体管的栅电极714，第二条字线线 WL2连至第二晶体管的栅电极715。基于SOI的嵌入式动态随机存储器存储单元的操作方法与基于单晶硅体的嵌入式动态 随机存储器存储单元相同，这已在前文详细描述。图8 (a)是本发明提出一种三沟道、三端口嵌入式动态随机存储器的存储单元剖面图， 存储单元中有3个n沟道金属氧化物场效应晶体管，具体包括P-型硅衬底801， N-型隐埋 层802， 802上表面位于半导体表面以下第一深度，N型隐埋层与P型衬底形成的耗尽区 803，浅槽隔离区805， 805深入第一深度下方，即深入隐埋层802下表面，重掺杂N++型 第一晶体管和第三晶体管共享的源区806和第一晶体管的漏区807，轻掺杂N+型第一晶体 管的源区808和漏区809，重摻杂N++型第二晶体管的源区与第三晶体管的漏区共享的区 域810和第二晶体管的漏区811，轻掺杂N+型第二晶体管的源区812和漏区813，轻掺杂 N+型第三晶体管的源区814和漏区815，第一、第二、第三晶体管的源区、漏区与p型衬 底形成耗尽区804，浅槽隔离区805、耗尽区804、 803围成与周围呈电隔离的p型浮体区 816，第一晶体管的栅电极817，第二晶体管的栅电极818，第三晶体管的栅电极819，第 一晶体管的侧壁区820-821，第二晶体管的侧壁区822-823第三晶体管的侧壁区824-825， 第一晶体管、第二晶体管和第三晶体管的栅氧化层826-828。三个晶体管各有一对字线位 线对，其中第一条位线BL1连至第一晶体管的漏区809，第二条位线BL2连至第二晶体管 的漏区811，第三条位线BL3连至第三晶体管的漏区810，三位位线各自与三个端口相连。 第一条字线线WL1连至第一晶体管的栅电极817，第二条字线线WL2连至第二晶体管的 栅电极818，第三条字线线WL3连至第三晶体管的栅电极819。当需要向存储单元写入数据1时，通过第三晶体管位线BL3向第三晶体管的漏区810 施加第9电压，第9电压为高电平，幅值范围可以在1.0-1.4伏，典型的比如L2V，通过第三晶体管字线WL3向第三晶体管的栅极819施加第10电压，，第10电压为中等幅度，可 以在0.4-0.8伏，典型值比如0.6V,第三晶体管的源区806接地，这样使得漏区810中存在 较高的电场，沟道电子在漏端高场区获得足够能量，通过碰撞电离产生电子——空穴对， 空穴向较低电势的浮体816移动，由于源——体结存在一势垒，空穴就会堆积在浮体816， 抬高了浮体816的电势，由于衬偏效应，当衬底电压升高(对于P型衬底)时会使得阈值 电压降低，这样就相当于完成了写1的操作。还可以通过如下方法向存储单元写入数据1，通过第三晶体管位线BL3将第三晶体管 的漏区810接地，通过第三晶体管字线WL3向第三晶体管的栅极819施加第11电压，第 11电压为负向电压，比如-1.2V，第三晶体管的源区806接地，弓I发栅致势垒降低(GIDL)， 此时所加的漏端电压会在栅漏重叠区域产生较高的电场，从而产生一个深耗尽区域，而该 高电场会使漏区810中的电子发生隧穿现象从而产生电子空穴对，空穴在电场的作用下流 向浮体816，抬高了浮体816的电势，由于衬偏效应，当衬底电压升高(对于P型衬底) 时会使得阈值电压降低，这样就相当于完成了写1的操作。当需要向存储单元写入数据0吋，通过第三晶体管位线BL3向第三晶体管的漏区810 施加第12电压，第12电压为负向电压，比如-1.2V,通过第三晶体管字线WL3向第三晶 体管的栅极819施加第13电压，第13电压为中等幅度，可以在0.4-0.8伏，典型值比如0.6V， 第三晶体管的源区806接地，由于浮体816存有空穴，使得衬底电势为正，这样就造成了 衬底-漏区PN结的正偏，在正偏电压的作用下，存于浮体816中的空穴会脱离其中注入到 漏区810，使得衬底电压恢复之前的水平，从而又提高了阈值电压，这样就相当于写入了 0。当需要读存储单元中的数据时，可以通过第一晶体管位线BL1向第一晶体管的漏区 807施加第14电压，第14电压为中等幅度，可以在0.4-0.8伏，典型值比如0.6V，通过第 一晶体管字线WL1向第一晶体管的栅极817施加第15电压，第15电压为中等幅度，可 以在0.4-0.8伏，典型值比如0.6V，第一晶体管的源区806接地；也可以通过第二晶体管位 线BL2向第二晶体管的漏区811施加比第二晶体管的源区810电压高的第16电压，比如 比第二晶体管的源区810的电压高0.6V,通过第二晶体管字线WL2向第二晶体管的栅极 818施加比第二晶体管的源区810的电压高的第17电压，比如比第二晶体管的源区810的 电压高0.6V，这样，当存储单元存储的数据为1时，由于阈值电压较小，源漏区会流过相 对大的电流，当DRAM存储单元存储的数据为0时，由于阈值电压较大，源漏区会流过 相对小的电流。通过比较流过源漏区的电流与参考电流可以确定存储单元存储的数据。与图7 (a)的实施例相同，图8 (a)的实施例也可以实现刷新操作与读操作同时进行，即当第三晶体管进行刷新操作时，第一晶体管和第二晶体管可以进行读操作，由于读操作 与刷新操作相互独立，本发明提高了嵌入式动态随机存储器的读取速度。另外图8 (a)的 实施例中可以单独通过第一晶体管或第二晶体管的字线位线读取存储单元的数据，也可以 通过同时选中第一晶体管或第二晶体管的字线位线，并行地将存储单元中的数据输出至不 同的逻辑单元，能够提高嵌入式系统的运行速度。本实施例的嵌入式动态随机存储器刷新操作与读操作可以同时进行，也可以根据不同 的工作模式，使得刷新频率可以变化调整，以满足不同的功耗需求，对应高速模式(High speed Active mode),采用高速刷新，比如0.5-5毫秒刷新一次，这样消耗的功耗最大，对 应全速稳态模式(High speed Stand-by mode ),采用全速刷新，比如10-50ms刷新一次， 对应半速稳态模式(halfspeed Stand-by mode ),采用半速刷新，比如100-300ms刷新一次， 对应不读取的睡眠的状态(Poweroff)，不进行刷新，这样功耗降至最低。因此本发明提出 的嵌入式动态随机存储器可以根据读操作的速度工作于不同的工作模式，在不同的工作模 式下，刷新的频率不同，以满足不同的功耗需求。图8 (b)是由数个存储单元组成嵌入式动态随机存储器的实施例，本实施例中存储单 元的数目为3，图8 (b)中800即为前文所述的存储单元，当需要对存储单元800进行操 作时，需要选中BL1 (读操作时)，BL2 (读操作时)，BL3 (写操作或刷新时)，WL1 (读 操作时)，WL2 (读操作时)，WL3 (写操作或刷新时)，具体的电压大小已在前文详细说 明。本发明提出的存储单元包括相互独立的三条字线和三条位线，有三个端口，其中一个 端口用于写操作和刷新操作，两个端口用于读操作，这三个端口的工作相互独立，使得可 以将存储单元中的数据输出至两个不同的逻辑单元。实际使用时存储单元可以包括相互独 立的n条字线和n条位线(KiK100)，有n个端口，其中一个端口用于写操作和刷新操作， n-l个端口用于读操作，这n个端口的工作相互独立，使得可以将存储单元中的数据输出 至n个不同的逻辑单元，大大提升系统的速度。图8 (a)的实施例是基于单晶硅体的嵌入式动态随机存储器存储单元结构，实际上存 储单元也可以是基于SOI，这不是对本发明的限制。图9 (a)是本发明提出的另一种双沟道、双端口嵌入式动态随机存储器的存储单元剖 面图，存储单元中包括一个n沟道浮栅型晶体管和一个n沟道金属氧化物场效应晶体管。 本发明提出的存储单元包括P-型硅衬底卯l， N-型隐埋层卯2， 902上表面在半导体表面以 下第一深度，隐埋层902与衬底形成耗尽区903，浅槽隔离区卯5， 905深入到902上表面 以下。第一晶体管和浮栅晶体管共享的重掺杂N++型源区906和第一晶体管的重掺杂N++型漏区907，型第一晶体管的轻掺杂N+源区908和漏区909，浮栅晶体管的重掺杂N+十型 漏区910，浮栅晶体管的轻掺杂N+型源区911和漏区912，两个晶体管的源、漏与p型衬 底形成的耗尽区904，浅槽隔离区905、耗尽区903和904围成与周围呈电隔离的p型浮 体区913，第一晶体管的栅电极914，浮栅晶体管的栅电极915，第一晶体管的侧壁区 916-917，浮栅晶体管的侧壁区918-919，第一晶体管和浮栅晶体管的栅氧化层920-922， 浮栅晶体管的浮栅923。第一晶体管和浮栅晶体管共享的源区906 —般接地。两个晶体管 各有一对字线位线对，其中第一条位线BL1连至第一晶体管的漏区907，第二条位线BL2 连至浮栅晶体管的漏区909，两条位线各与两个端口相连，第一条字线线WL1连至第一晶 体管的栅电极914，第二条字线线WL2连至浮栅晶体管的栅电极915。当需要向存储单元写入数据1时，通过第二晶体管位线BL2向浮栅晶体管的漏区910 施加第18电压，第18电压为高电平，幅值范围可以在1.0-1.4伏，典型的比如1.2V，通 过第二晶体管字线WL2向浮栅晶体管的栅极915施加第19电压，第19电压为中等幅度， 可以在0.4-0.8伏，典型值比如0.6V，浮栅晶体管的源区906接地，这样使得漏区910 中存在较高的电场，沟道电子在漏端高场区获得足够能量，通过碰撞电离产生电子——空 穴对，空穴向较低电势的浮体913移动，由于源——体结存在一势垒，空穴就会堆积在浮 体913，抬高了浮体913的电势，由于衬偏效应，当衬底电压升高(对于P型衬底)时会 使得阈值电压降低，这样就相当于完成了写1的操作。还可以通过如下方法向存储单元写入数据1，通过第二晶体管位线BL2向浮栅晶体管 的漏区910施加第20电压，比如L2V，通过第二晶体管字线WL1向浮栅晶体管的栅极 915施加第21电压，第21电压为负向电压，比如-0.6V，浮栅晶体管的源区906接地，引 发栅致势垒降低(GIDL)，此时所加的漏端电压会在栅漏重叠区域产生较高的电场，从而 产生一个深耗尽区域，而该高电场会使漏区910中的电子发生隧穿现象从而产生电子空穴 对，空穴在电场的作用下流向浮体913，抬高了浮体913的电势，由于衬偏效应，当衬底 电压升高(对于P型衬底)时会使得阈值电压降低，这样就相当于完成了写1的操作。当需要向存储单元写入数据0时，通过第二晶体管位线BL2向浮栅晶体管的漏区910 施加第22电压，22电压为负向电压，比如-l,2V，通过第二条字线WL2向浮栅晶体管的 栅极915施加第23电压，第23电压为中等幅度，可以在0.4-0.8伏，典型值比如0.6V,浮 栅晶体管的源区906接地，由于浮体913存有空穴，使得衬底电势为正，这样就造成了衬 底-漏区PN结的正偏，在正偏电压的作用下，存于浮体913中的空穴会脱离其中注入到漏 区910，使得衬底电压恢复之前的水平，从而又提高了阈值电压，这样就相当于写入了O。当需要读存储单元中的数据时，通过第一晶体管位线BL1向第一晶体管的漏区907施加第24电压，第24电压为中等幅度，可以在0.4-0.8伏，典型值比如0.6V，通过第一晶体 管字线WL1向第一晶体管的栅极914施加第25电压，第25电压为中等幅度，可以在 0.4-0.8伏，典型值比如0.6V，第一晶体管的源区906接地，这样，当存储单元存储的数 据为1时，由于阈值电压较小，源漏区会流过相对大的电流，当DRAM存储单元存储的 数据为O时，由于阈值电压较大，源漏区会流过相对小的电流。通过比较流过源漏区的电 流与参考电流可以确定存储单元存储的数据。本实施例中采用浮栅晶体管代替原先的普通金属氧化物场效应晶体管，目的是实现不 挥发存储，即掉电后依然能够存储数据，具体操作过程如下当将要掉电时，根据前文所 述的方法通过选中第一晶体管的字线位线得到其源漏电流，经过与参考电流比较，读取存 储单元中的数据，读取的结果连至电压选择器926，电压选择器926根据读取的数据产生 相应电压至浮栅晶体管的字线位线，具体地，如果读取得到存储单元的数据为0，则电压 选择器926产生高电压，比如20V至浮栅晶体管的栅极915，电压选择器926产生逻辑低 电平，即0V至浮栅晶体管的漏区910，将电荷存入浮栅晶体管的浮栅923，如果读取得到 存储单元的数据为1，则不通过电压选择器926产生有效电压至浮栅晶体管的栅极和漏区。 这样存储单元中的数据就暂存到浮栅晶体管中，即使掉电也不会消失。当上电后，通过第 二条字线为浮栅晶体管的栅极915接地，通过第二条位线为浮栅晶体管的漏区910施加逻 辑高电平，比如1.2V，根据位线上的电流判断浮栅晶体管的浮栅923中是否有电荷，如果 浮栅晶体管的浮栅923中有电荷，则浮栅晶体管的阈值电压较高，流过浮栅晶体管的漏区 910的电流较小，表明其存的数据为O，将这个数据暂存到缓存器925中，如果浮栅晶体 管的浮栅923中没有电荷，则浮栅晶体管的阈值电压较低，流过浮栅晶体管的漏区910的 电流较大，表明其存的数据为1，将这个数据暂存到缓存器中，读出浮栅晶体管浮栅中的 数据后，通过通过第二条字线为浮栅晶体管的栅极915施加负电平，比如-20V，浮栅晶体 管的漏区910接地，擦除浮栅晶体管浮栅923中的电荷。之后，根据缓存器925中的数据 通过浮栅晶体管为存储单元写入数据，为存储单元写入数据的方法己在前文详细描述。这 样上电后存储单元中的数据就被恢复到掉电以前的状态，实现了不挥发存储。本实施例也可以实现刷新操作与读操作同时进行，即当浮栅晶体管进行刷新操作时， 第一晶体管可以进行读操作，由于读操作与刷新操作相互独立，本发明提高了嵌入式动态随机存储器的读取速度。本实施例的嵌入式动态随机存储器刷新操作与读操作可以同时进行，也可以根据不同 的工作模式，使得刷新频率可以变化调整，以满足不同的功耗需求，对应高速模式(High speed Active mode),采用高速刷新，比如0.5-5毫秒刷新一次，这样消耗的功耗最大，对应全速稳态模式(High speed Stand-by mode )，采用全速刷新，比如10-50ms刷新一次， 对应半速稳态模式(halfspeed Stand-by mode )，采用半速刷新，比如100-300ms刷新一次， 对应不读取的睡眠的状态(Poweroff)，不进行刷新，这样功耗降至最低。因此本发明提出 的嵌入式动态随机存储器可以根据不同的工作模式，在不同的工作模式下，刷新的频率不 同，以满足不同的功耗需求。图9 (b)是由数个存储单元组成嵌入式动态随机存储器的实施例，本实施例中存储单 元的数目为3，图9(b)中900即为前文所述的存储单元，当需要对存储单元900进行操 作时，需要选中BL1 (写操作或刷新时)，BL2 (读操作时)，WL1 (写操作或刷新时)， WL2 (读操作时)，具体的电压大小巳在前文详细说明。图9 (a)的实施例是基于单晶硅体的嵌入式动态随机存储器存储单元结构，实际上存 储单元也可以是基于SOI，这不是对本发明的限制。本文实施例中都是基于p型硅衬底，p型浮体的嵌入式动态存储器，实际上也可以采 用基于N型硅衬底，N型浮体的嵌入式动态存储器，这不是对本发明的限制。
权利要求
1、一种多端口、多沟道的嵌入式动态随机存储器，包括数个存储单元；每个存储单元有n个晶体管，n为自然数，n≥2，每个晶体管包括源区、漏区、栅、以及位于源区和漏区之间的体区，相邻晶体管间的源区和漏区相互连接或者共享，每个晶体管导通时，该晶体管的源和漏间形成导电沟道；每个晶体管有1对字线位线对，即1条字线和1条字线；每个晶体管的位线可以与一个输入/输出端口相连；存储单元中的不同晶体管位于同一浮体中，浮体与周围电隔离；通过至少一个端口向所述的浮体中注入载流子或抽取载流子，调节晶体管的阈值电压，达到写入信号的目的；通过一个端口读出或通过多个端口同时读出晶体管源漏间的电流，通过分辨电流的大小，达到读出信号的目的，大电流代表第一数据状态1，小电流代表第2数据状态0；通过至少一个端口定期将存储单元中原有信号写回去，达到刷新信号的目的；不同晶体管的字线位线对彼此独立，可以同时或分时被选中，进而同时或分时选中相应的不同晶体管，通过相应的端口可以同时或分时进行读取和刷新的存储操作。
2、 根据权利要求1所述的存储器，其特征在于所述的浮体结构是形成于单晶硅衬底 中的浮体结构，或者是形成于SOI衬底中的浮体结构，其中形成于单晶硅衬底中的浮体结构如下在具有第一导电类型的半导体表面下方形成具 有第二导电类型的隐埋层，隐埋层上表面位于半导体表面以下第一深度，在隐埋层上方具 有第一导电类型的区域形成存储单元，存储单元之间被浅槽隔离区隔离，浅槽隔离区的深 度深于半导体表面以下第一深度；每个存储单元中包括n个晶体管，n为自然数，n》2， 每个晶体管包括具有第二导电类型的源区、漏区以及位于源区和漏区之间的体区，隐埋层 与体区间、源区与体区间、漏区与体区间形成耗尽区，耗尽区与浅槽隔离区包围形成与四 周电隔离的浮体结构；形成于SOI衬底中的浮体结构如下在位于绝缘层上、具有第一导电类型的单晶硅薄 膜中形成存储单元，每个存储单元中包括n个晶体管，n为自然数，n>2，每个晶体管包 含具有第二导电类型的源区、漏区以及位于源区和漏区间的体区，位于存储单元边缘的晶 体管的源区和漏区深度贯通单晶硅薄膜，其它不位于存储单元边缘的晶体管的源区和漏区 深度小于单晶硅薄膜深度，绝缘层、贯通单晶硅薄膜的源区、漏区分别与体区形成的耗尽 区包围形成与四周电隔离的浮体结构。
3、 根据权利要求1所述的存储器，其特征在于所述的同一存储单元中的n个晶体管全部是金属氧化物场效应晶体管。
4、 根据权利要求1所述的存储器，其特征在于所述的同一存储单元中的n个晶体管包含并且至少各有一个以下两种晶体管 一种是金属氧化物场效应晶体管， 一种是具有不 挥发存储功能的具有浮栅的金属氧化物场效应晶体管。
5、 根据权利要求1所述的存储器，其特征在于n等于2，每个单元包括两个金属氧化 物场效应晶体管第一晶体管和第二晶体管；第一晶体管的漏或源与第二晶体管的源或漏 相连或者共享，并与地相连；第一晶体管和第二晶体管的字线分别连向第一晶体管和第二 晶体管的栅；第一晶体管和第二晶体管的位线分别连向第一晶体管的源或漏以及第二晶体 管的漏或源，并分别与第一晶体管和第二晶体管的输入/输出端口连接。
6、 如权利要求5所述的存储器的存储操作方法，其特征在于所述的晶体管是两个n 沟道金属氧化物场效应晶体管，其存储操作方法包括写1:向第一晶体管的位线施加第一电压，字线施加第二电压，第一电压的值比第二 电压大，引发热载流子注入，使空穴注入浮体，降低晶体管的阈值电压；或者为第一晶体 管的位线施加第三电压，字线施加第四电压，第四电压为负向电压，引发栅致势垒降低， 使空穴注入浮体，降低晶体管的阈值电压；写0:为第一晶体管的位线施加第五电压，第五电压为负向电压，字线施加第六电压， 造成浮体-漏区PN结的正偏，抽取浮体中的空穴，提高晶体管的阈值电压；刷新根据存储单元原有的数据为第一晶体管的字线和位线施加写0或写1所需的电 压，达到刷新存储单元原有数据的目的；读为第二晶体管的位线和字线分别施加第七电压和第八电压，通过第二晶体管的端 口读取第二晶体管的电流，1和0的状态分别对应大的电流和小的电流，从而分辨出不同 的存储状态；选中第二晶体管的字线位线对存储单元进行读取操作与选中第一晶体管的字线位线 对存储单元进行刷新操作相互独立，在读取的同时进行刷新，或者在不读取的时候进行刷新。
7、 根据权利要求1所述的存储器，其特征在于n等于3，所述的单元中包括3个金属 氧化物场效应管晶体管第一晶体管、第二晶体管和第三晶体管；第一晶体管、第二晶体 管和第三晶体管的栅分别与第一晶体管的字线、第二晶体管的字线和第三晶体管的字线连 接；第一晶体管的漏或源与第三晶体管的源或漏相连接或共享，并与地连接；第二晶体管 的源或漏与第三晶体管的漏或源相连或者共享；第一晶体管的源或漏、第二晶体管的漏或 源和第三晶体管的漏或源分别与第一晶体管的位线、第二晶体管的位线和第三晶体管的位线连接，并分别与第一晶体管、第二晶体管、第三晶体管的输入/输出端口连接。
8. 如对权利要求7所述的存储器的存储操作方法，其特征在于所述的不同器件是3 个n沟道金属氧化物场效应管晶体管，其存储操作方法包括写l:为第三晶体管的位线施加第9电压，字线施加第10电压，第9电压的值大于第IO电压，利用碰撞电离产生电子——空穴对，引发热载流子注入，使空穴注入浮体区，降 低晶体管的阈值电压；或者为第三晶体管的位线接地，字线施加第11电压，第11电压为 负向电压，引发栅致势垒降低(GIDL)，使空穴注入浮体区，降低晶体管的阈值电压； 写0:为第三晶体管的位线施加第12电压，第12电压为负向，字线施加正向第13电压，造成浮体-漏区PN结的正偏，抽取浮体中的空穴，提高晶体管的阈值电压；刷新根据存储单元原有的数据，定期为第三晶体管的字线和位线施加写0或写1所 需的电压，达到刷新存储单元原有数据的目的；读可以为第一晶体管的位线和字线分别施加第14和第15电压，通过第一晶体管的 端口读取第一晶体管源漏间的电流大小，1或O状态分别对应大和小的电流，从而分辨出 存储单元中的数据；也可以为第二晶体管的位线施加高于其源端电压的正向第16电压， 为第二晶体管的字线施加正向第17电压，通过第二晶体管的端口读取第二晶体管源漏间 的电流大小，1或0状态分别对应大和小的电流，从而分辨出存储单元中的数据；还可以 同时为第一晶体管和第二晶体管的位线和字线施加读取所需电压，同时通过第一晶体管端 口和第二晶体管端口读取第一晶体管和第二晶体管的源漏间电流，同时从第一晶体管端口 和第二晶体管端口获得存储数据；选中第三晶体管的字线位线对存储单元进行刷新操作与选中第一晶体管和/或第二晶 体管的字线位线对存储单元进行读取操作相互独立。
9. 根据权利要求4所述的存储器，其特征在于n等于2，第1晶体管是金属氧化物场 效应晶体管，第2晶体管是浮栅型金属氧化物场效应晶体管；第1晶体管和第2晶体管的 栅分别与第1晶体管和第2晶体管的字线相连；第1晶体管的漏或源与第2晶体管的源或 漏相连或共享，并与地连接；第l晶体管的源或漏、第2晶体管的漏或源分别与第1晶体 管的位线、第二晶体管的位线连接，并分别与第1晶体管和第2晶体管的端口连接。
10. 如权利要求9所述存储器的存储操作方法，其特征在于第1晶体管和第2晶体管 均为n沟道晶体管，其存储操作方法包括写1:为第2晶体管的位线施加第18电压，字线施加第19电压，第18电压的值大于 第19电压，利用碰撞电离产生电子——空穴对，引发热载流子注入，使空穴注入浮体区， 降低晶体管的阈值电压；或者为第2晶体管的位线施加第20电压，字线施加第21电压，第21电压为负向电压，引发栅致势垒降低(GIDL)，使空穴注入浮体区，降低晶体管的阈 值电压；写0:为第2晶体管的位线施加第22电压，第22电压为负向电压，字线施加第23电 压，造成浮体-漏区PN结的正偏，抽取浮体中的空穴，提高晶体管的阈值电压；刷新根据存储单元原有的数据为第2晶体管的字线和位线施加写0或写1所需的电 压，达到刷新存储单元原有数据的目的；读为第一晶体管的位线和字线分别施加第24电压和第25电压，通过读取第一晶体 管源漏间的电流大小读取存储单元中的数据，1和0的状态分别对应大的电流和小的电流， 从而分辨出不同的存储状态多掉电前通过第一晶体管读取数据存入第2晶体管，上电后从第2晶体管中读取原有数 据后暂存于一缓存器中，将第2晶体管中数据擦除，再将缓存器中数据写回存储单元；选中第1晶体管的字线位线对进行读取操作与选中第2晶体管的字线位线对进行刷新 操作相互独立。
全文摘要
本发明属于集成电路技术领域，具体为一种多端口、多沟道的嵌入式动态随机存储器及其存储操作方法。该存储器包括数个存储单元；每个存储单元有n个晶体管(n为自然数，n≥2)；每个晶体管有1对字线位线对；每个晶体管的位线可以与一个输入/输出端口相连；存储单元中的不同晶体管位于同一浮体中，浮体与周围电隔离；不同晶体管的字线位线对彼此独立，可以同时或分时被选中，进而同时或分时选中相应的不同晶体管，通过相应的端口可以同时或分时进行读取和刷新的存储操作。刷新操作和读操作相互独立，可以提高嵌入式动态随机存储器读操作的速度以及通过调整刷新操作的频率满足不同的功耗需求。
文档编号H01L27/108GK101221953SQ20071017078
公开日2008年7月16日 申请日期2007年11月22日 优先权日2007年11月22日
发明者佶 张, 林殷茵, 陈邦明 申请人:林殷茵;陈邦明;张 佶