专利名称：具有嵌入式非易失性存储器的集成电路的制作方法
技术领域：
本发明通常涉及集成电路，更具体地，涉及嵌入式非易失性存储
器(NVM)及其方法。
背景技术：
闪存单元是一种在诸如浮置栅的电荷存储区存储电荷的非易失 性存储器(NVM )。浮置栅上的电荷量决定了单元的阈值电压(VT )， 从而决定单元所存储的逻辑状态。每次单元被编程或擦除时，利用相 对较高的编程或擦除电压，电子被移至浮置栅或者从浮置栅移走。浮 置栅被电隔离以使得电荷被不定地存储。非易失性存储器通常在集成 电路上实现或被嵌入其中，该集成电路同时包括通过传统金属氧化物 半导体(MOS)工艺实现的逻辑电路。当嵌入非易失性存储器，例如， 具有浮置栅晶体管的闪存时，嵌入的存储器是利用与逻辑电路不同的 制作步骤形成的。通常，嵌入在带有逻辑电路的集成电路上的NVM 的制作工艺与用于形成逻辑电路晶体管的制作工艺是不兼容的。这部 分地是因为逻辑电路在比闪存更低的电压处工作。在这种情况下，必 须改变上述制作工艺中的一个，或两个都改变。同样，随着集成电路 制作工艺的进步，集成电路上的器件的最小特征尺寸可能被减小。该 最小特征尺寸或规模的减小可能由于制作工艺的不同而导致问题，而 不同不会在较大的特征尺寸时造成问题。
因此，需要提供一种没有上迷问题的带有嵌入式非易失性存储器 的集成电路。
图1示出了在根据本发明图案化存储单元栅堆叠之后的具有嵌 入式非易失性存储器的集成电路的横截面示意图。
图2示出了在为存储单元注入源极和漏极扩展区和倒 (retrograde)阱区并经过第一次氧化之后的图1中的集成电路的横截 面示意图。
图3示出了图2中的集成电路在逻辑电路晶体管栅极被图案化之 后的横截面示意图。
图4示出了倒阱形成后的图3中的集成电路的横截面示意图。 图5示出了经过进一步加工后的图4中的集成电路的横截面示意图。
具体实施例方式
用于形成NVM单元阵列的工艺不同于用于形成其他类型晶体 管的工艺，例如，用于逻辑电路的MOS晶体管。为了在具有MOS 逻辑电路的集成电路上嵌入或者实施NVM阵列，需要确保用于形成 NVM单元的工艺步骤不会对MOS晶体管产生负面影响，反之亦然。
通常地，以一种形式，本发明提供一种制作具有嵌入式非易失性 存储器的集成电路的方法。在存储单元晶体管栅堆叠形成之后，在与 栅堆叠的侧面相邻的地方注入浅源漏扩展区。在栅堆叠下限定沟道 区。然后将来自第一氧化步骤的热量用于部分驱动和活化浅源漏扩展 区注入以形成源极和漏极扩展区。第二氧化步骤用于完成存储单元的 源极和漏极扩展。第一氧化步骤也在NVM晶体管栅堆叠上形成氧化 层。在集成电路上形成逻辑电路晶体管时实施第二氧化步骤以在栅极 侧面上形成氧化层。通过在源极和漏极扩展区中第一次提供浅掺杂注 入，逻辑电路晶体管的形成中所用的热被随后用于完成源极和漏极扩 展区的形成。第一氧化步骤在第一温度处发生并持续第一时间段，第 二氧化步骤在第二温度处发生并持续第二时间段，其中第一时间段不 同于第二时间段。
在另一实施例中，倒阱被注入，且第一氧化步骤驱动倒阱朝向存储单元栅堆叠的沟道区。然后注入源极和漏极扩展，且第二氧化步骤 驱动并活化源极和漏极扩展注入。
如果NVM单元的源极和漏极扩展区是通过注入到正确的深度 而形成的，那么加热集成电路可能会使得注入超过所要求的，导致诸 如NVM单元的有效栅长短于所要求的长度的后果。较短的有效栅长 可能导致NVM单元遭受某些沟道效应，比如，当栅极没有被偏置时 的低于所要求的漏极击穿电压。较低的漏极击穿电压可能导致在编程 和擦除操作中的过量电流。
图1示出了根据本发明的存储单元栅堆叠18被图案化之后的具 有嵌入式非易失性存储器的集成电路10的横截面示意图。集成电路 10包括用于实现NVM阵列的部分14和用于实现相对较低电压的逻 辑电路晶体管的部分16。逻辑电路部分16包括形成于衬底12上的绝 缘层25。NVM部分14包括多个被通常组织成行和列的NVM单元(未 示出)。每个NVM单元包括栅堆叠。栅堆叠18代表多个NVM单元 的栅堆叠并包括形成于硅衬底12上的隧道氧化层20、电荷储存层22、 绝缘层24和导电层26。电荷储存层22形成于隧道氧化层20之上。 在图示实施例中，电荷储存层22含有多晶硅。同样在图示实施例中， 电荷储存层22的特征为浮置栅。在另一实施例中，电荷储存层22可 能含有，例如，氮化物或纳米晶体。
绝缘层24形成于电荷储存层22之上。在图示实施例中，绝缘层 24含有多个层而且优选的是位于控制栅和浮置栅之间的形成绝缘层 的氧化物一氮化物一氧化物(ONO )层。绝缘层25形成于部分16之 上并用作形成于部分16上的MOS逻辑晶体管的栅极绝缘层。然后导 电层26形成于绝缘层24和25上。导电层26由图示实施例中的具有 大约1000埃厚度的多晶硅形并用作部分14中的NVM阵列的控制栅 和部分16中的逻辑晶体管的栅极。在部分14和16中的导电层26上 形成抗反射镀层(ARC ) 28。用于形成ARC 28的原料在工业中是现 有技术且可以是有机物或无机物。ARC 28被形成到大约155埃的厚 度。随后，如图1所示图案化栅堆叠层以形成栅堆叠18。图2示出了图1的集成电路10在为存储单元栅堆叠18注入源极 和栅极区后的横截面示意图。浅源漏和扩展区32是通过注入例如砷 (As)的掺杂剂离子而形成的。扩展区32是通过使集成电路10经受 能量30来注入的。可选的，晕(halo)注入36可以在这时形成在衬底 12中。同样可选的，倒阱注入38可以通过向衬底12掺杂硼(B)来 形成。角度注入可以通过在如图2所示的栅堆叠18下面扩展倒阱注 入38而形成。倒阱可以被用在诸如要求阈值电压(VT)调节的实施 例中。晕注入36扩展大体上比源漏扩展区32深并位于倒阱注入38 之上。晕注入36的形成可以先于或晚于浅源/漏扩展区32的形成。
通过氧化衬底12和多晶硅层22和26，氧化物34被形成在栅堆 叠18的侧面和衬底12的表面上。为了形成氧化层34,在一个实施例 中，集成电路10被加热到摄氏700到IIOO度的范围，优选的为900 度，直到大约20到150埃的氧化物被形成在衬底12的表面上。形成
所要求数量的氧化物所需的时间取决于，例如，温度和多晶硅成分和 厚度。典型地，栅堆叠18侧面的氧化物层34比衬底12表面上的氧 化物层34厚。在上述氧化条件下氧化NVM栅堆叠将掺杂剂离子驱赶 到衬底内的第 一深度以形成浅源/漏扩展区32 ，并提供NVM栅堆叠上 的第一有效沟道长度。源漏区在衬底12内被横向驱赶(未示出)。 用于形成氧化物34的氧化步骤有时是指聚再氧化(poly re-oxidation )。除了形成氧化物层34,加热集成电路10驱动并活化 浅源漏注入扩展区32。氧化物层34仅仅生长在NVM部分14上。ARC 层28阻止氧化物在逻辑电路部分16和栅堆叠18的顶部上生长。在 另 一实施例中，在NVM栅堆叠18在第 一氧化条件下的氧化后注入用 于形成浅源/漏扩展注入区32的掺杂剂离子，而不是在NVM栅堆叠 18在第一氧化条件下的氧化之前注入。
图3示出了通过移除部分绝缘层25、导电层26和ARC层28以 图案化逻辑电路晶体管栅堆叠40之后的图2中的集成电路10的横截 面示意图。栅堆叠40代表将形成在逻辑电路部分16中的多个栅堆叠。
图4示出了第二氧化步骤之后的图3中的集成电路IO的横截面示意图。第二氧化步骤是用于形成部分16中的MOS晶体管的工艺的 一部分。第二氧化步骤用以形成部分16中的衬底12表面上和栅堆叠 40侧面的氧化层42。第二氧化步骤还被用于将倒阱38完全扩展在栅 堆叠18下以形成融合倒阱38，。融合倒阱注入区38，具有如图4所示 的位于NVM栅堆叠上的蝴蝶结形的形状轮廓。倒自由区44形成在改 性后的倒阱38，上，直接位于栅堆叠18下面。倒自由区44可以掺杂 N型原料以降低晶体管的VT。同样，第二氧化步骤驱使掺杂剂离子 到更大的深度并导致了在图2中形成的浅源漏扩展区32和晕扩展区 36，由此在栅堆叠18下面进一步扩展以形成改性的浅源漏扩展区32， 和改性的晕扩展区36，，接着进一步减小栅堆叠18下的有效沟道长度。 此外，第二氧化步骤进一步氧化绝缘层34以形成改性的的绝缘层34，。 NVM单元的有效栅长是源漏扩展区之间的距离并在图4中以"LEFF，， 标出。第二氧化步骤涉及加热集成电路到摄氏600到IIOO度的范围， 直到大约10到100埃的氧化物42形成在衬底12的表面和栅堆叠40 侧面，在一个实施例中，优选为800度。同样，部分16的逻辑电路 晶体管的源漏扩展区(未示出)可能在这时形成。
图5示出图4中的集成电路在进一步加工完成NVM单元和逻辑 电路晶体管后的截面图。例如，集成电路10被进一步加工并在栅堆 叠18的侧面以及栅堆叠40上形成侧壁间隔48。同时，如实施例所示， 在间隔48形成后，在深处注入砷和磷来为NVM部分14和逻辑电路 部分16形成完成的源漏区46。另外，进一步加工包括在NVM区14 或逻辑区16上形成金属导体(未示出)与多个中间绝缘层的交替。 在每个漏、源和栅之间都形成触点以连接到一个或更多的金属层(未 示出)。
通过首先在NVM部分14的源漏扩展区32提供浅掺杂注入，区 16的逻辑电路晶体管的氧化形成中使用的热量被用于完成NVM部分 14中的源漏扩展区46的形成。利用部分14的氧化层形成来驱动和活 化NVM部分14的源漏区，获得了可以被调整以具有期望的LEFF 的NVM单元，而不会引起例如降低的漏击穿电压等的短沟道效应。尽管在优选实施例的上下文中阐述了本项发明，很显然，对于本 领域技术人员来说，当前的发明可以以多种方式做出修改，并且可以 假设上述以及具体描述的实施例之外的多种实施例。因此，本申请的 意图是，附加的权利要求书将包含落入该项发明的真实范围内的本发 明的所有修改。
上面提到了关于具体实施例的利益、其他优点以及解决问题的方 案。但是，利益、优点、解决问题的方案以及任何可能导致利益、优 点以及解决问题的途径出现或变得明显的组成部分(多个)不应被解 读为所有权利要求的关键性的、必需的或者基本的特征或組成部分。 就像这里所用到的，术语"包含，，"包括"或任何类似的词，都意图覆盖 非排他性的包括，如一个过程，方法，项目，或者包括一組部件的设 备不仅仅是包含那些部件，而还可以包含其他未被明确列举出来但在 过程，方法，项目或者设备固有的组成部分。
权利要求
1. 一种形成嵌入式非易失性存储器(NVM)的方法，包括将位于衬底上的NVM栅堆叠层图案化为NVM栅堆叠；在邻近NVM栅堆叠的衬底中注入掺杂剂离子以形成浅源/漏扩展注入区；在第一氧化条件下氧化NVM栅堆叠以在NVM栅堆叠的侧壁上形成NVM氧化层；以及在第二氧化条件下氧化NVM栅堆叠以在NVM栅堆叠的侧壁上形成NVM氧化层的进一步氧化，所述第二氧化条件与所述第一氧化条件不同。
2. 如权利要求l的方法，其中在第一氧化条件下氧化NVM栅 堆叠将掺杂剂离子驱赶到衬底内的第一深度，从而形成浅源/漏扩展区 并且在NVM栅堆叠下提供第 一有效沟道长度，以及其中在第二氧化 条件下氧化NVM栅堆叠将掺杂剂离子驱赶到比第一深度深的第二深 度，并将第一有效沟道长度減小到比所述第一有效沟道长度短的第二 有效沟道长度。
3. 如权利要求2的方法，进一步地，其中第一深度包括垂直和 横向尺寸，以及第二深度包括垂直和横向尺寸。
4. 如权利要求1的方法，其中，在第一氧化条件下氧化NVM 栅堆叠之后而不是在第 一氧化条件下氧化NVM栅堆叠之前，进行掺 杂剂离子的注入以形成浅源/漏扩展注入区。
5. 如权利要求l的方法，在邻近NVM栅堆叠的衬底中注入掺 杂剂离子以形成浅源/漏扩展注入区之前，所述方法进一步包括注入倒掺杂剂离子以形成倒注入区，其中所述倒注入区大体上形 成在衬底中的浅源/漏扩展注入区的下面。
6. 如权利要求5的方法，进一步包括倒注入区响应于在第二氧 化条件下氧化NVM栅堆叠而融合，所融合的倒注入区在NVM栅堆 叠下具有蝴蝶结形的轮廓。
7. 如权利要求5的方法中，其中在第一氧化条件下氧化NVM 栅堆叠之后而不是在第一氧化条件下氧化NVM栅堆叠之前，进行掺 杂剂离子的注入以形成浅源/漏扩展注入区。
8. 如权利要求5的方法，进一步包括注入晕掺杂剂离子以形成晕注入区，其中晕注入区大体上形成在 衬底中的浅源/漏扩展注入区之下，并形成在倒注入区之上。
9. 如权利要求8的方法，其中在第一氧化条件下氧化NVM栅 堆叠之后而不是在第一氧化条件下氧化NVM栅堆叠之前，执行从以 下组成的组中选出的至少一种(i)注入掺杂剂离子以形成浅源/漏 扩展注入区，(ii)注入倒掺杂剂离子以形成倒注入区，以及(iii) 注入晕掺杂剂离子以形成晕注入区。
10. 如权利要求l的方法，进一步包括注入晕掺杂剂离子以形成晕注入区，其中晕注入区大体上形成在 衬底中的浅源/漏扩展注入区之下。
11. 如权利要求10的方法，其中在为浅源/漏扩展注入区注入掺 杂剂离子之前注入晕掺杂剂离子。
12. 如权利要求l的方法，其中第一氧化条件包括第一温度，以 及第二氧化条件包括第二温度，进一步地，其中第一温度比第二温度 高。
13. 如权利要求12的方法中，进一步地，其中第一温度处的氧 化进行第 一持续时间，以及其中第二温度处的氧化进行第二持续时 间，第一持续时间与第二持续时间不同。
14. 一种形成嵌入式非易失性存储器(NVM)的方法，包括 将位于衬底上的NVM栅堆叠层图案化为NVM栅堆叠； 在邻近NVM栅堆叠的衬底中注入掺杂剂离子以形成浅源/漏扩展注入区；在第 一温度处氧化NVM栅堆叠以在NVM栅堆叠的侧壁上形成 NVM氧化层，其中在第一温度处氧化NVM栅堆叠将掺杂剂离子驱 赶到衬底内的第一深度，从而形成浅源/漏扩展区并且在NVM栅堆叠下提供第一有效沟道长度；以及在第二温度处氧化NVM栅堆叠以在NVM栅堆叠的侧壁上形成 NVM氧化层的进一步氧化，其中在第二温度处氧化NVM栅堆叠将 掺杂剂离子驱赶到比第一深度深的第二深度，并将第一有效沟道长度 减小到比所述第一有效沟道长度短的第二有效沟道长度，所述第二温 度低于所述第一温度。
15. 如权利要求14的方法，进一步地，其中第一深度包括垂直 和横向尺寸，第二深度包括垂直和横向尺寸。
16. 如权利要求14的方法，其中在第一氧化条件下氧化NVM栅 堆叠之后而不是在第 一 氧化条件下氧化NVM栅堆叠之前，进行掺杂 剂离子的注入以形成浅源/漏扩展注入区。
17. —种形成半导体器件的一部分的方法，包括 将位于衬底上的栅堆叠层图案化为栅堆叠；在邻近栅堆叠的衬底中注入掺杂剂离子以形成浅源/漏扩展注入区；在第 一 氧化条件下氧化栅堆叠以在栅堆叠的侧壁上形成氧化层；在第二氧化条件下氧化栅堆叠以在栅堆叠的侧壁上形成氧化层 的进一步氧化，所述第二氧化条件与所述第一氧化条件不同。
18. 如权利要求17的方法，其中在第一氧化条件下氧化栅堆叠 将掺杂剂离子驱赶到衬底内的第一深度，从而形成浅源/漏扩展区并且 在栅堆叠下提供第 一有效沟道长度，以及其中在第二氧化条件下氧化 栅堆叠将掺杂剂离子驱赶到比第一深度深的第二深度，并将第一有效 沟道长度减小到比所述第 一有效沟道长度短的第二有效沟道长度。
19. 如权利要求18的方法，栅堆叠层包括位于衬底的第一部分 之上的第一栅堆叠层，进一步地，其中第二栅堆叠层位于衬底的第二 部分上，所述第二栅堆叠层与所述第一栅堆叠层不同，所述方法进一 步包括在第一氧化条件下氧化第一栅堆叠之后并且在第二氧化条件下 氧化第一栅堆叠之前，对第二栅堆叠层进行图案化以形成第二栅堆叠，并且其中在笫二氧化条件下氧化第一栅堆叠进一步包括在第二氧 化条件下氧化第二栅堆叠从而在第二栅堆叠的侧壁上形成第二氧化 层。
20.如权利要求19的方法，其中第一栅堆叠层包括NVM栅堆叠 层，以及其中第二栅堆叠层包括低电压逻辑(LV逻辑)栅堆叠层。
全文摘要
一种制造半导体器件的方法，包括将位于衬底上的栅堆叠层(20-28)图案化为栅堆叠(18)；在邻近栅堆叠的衬底中注入掺杂剂离子(30)以形成浅源/漏扩展注入区(32)；在第一氧化条件下氧化栅堆叠(18)以在栅堆叠(18)的侧壁上形成氧化层(34)；以及在第二氧化条件下氧化栅堆叠以进一步在栅堆叠的侧壁上形成氧化层(34)的氧化。所述第二氧化条件与所述第一氧化条件不同。
文档编号H01L21/336GK101438393SQ200780004902
公开日2009年5月20日 申请日期2007年1月5日 优先权日2006年2月16日
发明者C·M·洪, C-N·B·李 申请人:飞思卡尔半导体公司