专利名称：非易失性电荷俘获存储器件的单晶硅制造工艺的制作方法
技术领域：
本发明属于半导体器件领域。
背景技术：
在过去的几十年来，集成电路尺寸縮放的特征已成为日益增长的半导 体产业的推动力。在有限的半导体芯片空间上把尺寸縮到越来越小以增加 功能单元密度。例如，縮小晶体管的尺寸可以在一个芯片上集成更多的存 储器件，从而增加所制造的产品容量。然而，使容量越来越大的驱动力并 非没有任何问题。必须优化每- 个器件的性能变得越来越重要。
非易失性半导体存储器通常使用堆栈浮栅型场效应晶体管。在这种晶 体管中，通过对控制栅施加偏压，及在其上形成存储单元的衬底的体区接 地，注入电子进存储单元浮栅从而编程存储单元。 一个氧化物-氮化物-氧化物(0N0)堆栈被用作在半导体-氧化物-氮化物-氧化物-半导体
(S0N0S)晶体管的电荷存储层，或被用作在裂栅闪存晶体管上浮栅和控 制栅之间的隔离层。图1显示了传统非易失性电荷俘获存储器件的剖面 图。参考图1，半导体器件100包括一个包含在硅衬底102之上形成的传 统0N0部分106的S0N0S栅堆栈104。半导体器件100进一步包含源漏极 区域110，该区域在S0N0S栅堆栈104的两边以定义沟道区域112。 S0N0S 栅堆栈104包括一个形成在0N0部分106上并与之相连的多晶硅栅层108。 多晶硅栅层108通过ONO部分106与硅衬底102电隔离。ONO部分106典 型的包括一个隧穿氧化层106A，氮化物或氧氮化物的电荷俘获层106B， 以及覆盖在氮化物或氧氮化物层106B上的顶端氧化层106C。
传统SONOS晶体管的一个问题是当设法縮小该器件时隧穿氧化层 106A的低质量。批处理设备通常被用来增长隧穿氧化层106A。这样一个 过程可能对相对厚的隧穿氧化层是充分的。然而，企图将隧穿氧化层106A 变薄，即縮小隧穿氧化层106A ，批处理设备已造成隧穿氧化层的令人无 法接受的低质量和/或糟糕的厚度无差异性。图2显示了一个批处理机台 常规氧化腔体的剖面图。
参考图2， 一个批氧化腔体200包括一个携有多片半导体硅片202的 载体器件204。在任一多片半导体硅片202上的遂穿氧化层生长过程中， 晶圆之间和晶圆之内遂穿氧化膜成长会发生变化。这些变化的产生是由于 多片半导体硅片202的每--层晶圆的相对排列位置会随批氧化物腔体200 的同等物而变化。此外，采用较长的温度上升时间和稳定时间来加热在批 氧化腔体200内的多片半导体硅片202，以此减小多片半导体硅片202的 热耗。另外，批氧化腔体200的工艺温度通常限制在800摄氏度或更低。
图1显示了传统非易失性电荷俘获存储器件的剖面图。图2显示了批处理工具的传统氧化腔体的剖面图。
图3根据本发明实施例，显示了一个单晶片群组设备中的工艺腔体排列。
图4根据本发明实施例，描述了制造非易失性电荷俘获存储器件方法 的一系列操作的流程图400。
图5A根据本发明实施例，显示了衬底剖面图，与流程图400的操作 步骤402相对应。
图5B根据本发明实施例，显示了上面有形成隧穿介质层的衬底剖面 图，与流程图400的操作步骤404相对应。
图5C根据本发明实施例，显示了上面有形成电荷俘获层的衬底剖面 图，与流程图400的操作步骤406相对应。
图5D根据本发明实施例，显示了上面有形成顶端介质层的衬底剖面 图，与流程图400的操作步骤408相对应。
图5E根据本发明实施例，显示了非易失性电荷俘获存储器件的剖面图。
图6根据本发明实施例，描述阐明了制造非易失性电荷俘获存储器件 的一系列操作方法的流程图600。
图7A根据本发明实施例，显示了包含第一层和第二层露出晶面的衬 底层剖面图。
图7B根据本发明实施例，显示了衬底层剖面图，该衬底层包含第一 和第二晶面以及在其上形成的隧穿介质层。 详细描述在此详述制造非易失性电荷俘获存储器件的方法。在接下来的描述 中，将详细的解释大量的特定细节，如特定的尺寸，以使充分全面的理解 本发明。显然对于本领域技术人员而言本发明在没有这些特定细节的情况 下可以实施。在其他情况下，公知的工艺步骤，如图案化步骤或湿法化学 清除步骤，也没有详细描述以免对本发明产生不必要的晦解。此外，可以 理解的是，图示的不同实施例是举例说明但没有必要縮小范围。
这次介绍制造非易失性电荷俘获存储器件的方法。在一个实施例中， 遂穿介质层形成在单晶片群组设备的第一工艺腔体的衬底上。电荷俘获层 可能随后形成在单晶片群组设备的第二工艺腔体的遂穿介质层上。在一个 实施例中，顶端介质层随后形成在单晶片群组设备的第三工艺腔体的电荷 俘获层上。在-个可选择实施例中，顶端介质层形成在单晶片群组设备的 第二工艺腔体的电荷俘获层上。
通常，非易失性电荷俘获存储器件包括形成在单晶片氧化腔体衬底上 的遂穿介质层。这样既縮小了器件尺寸又没有影响器件性能。根据本发明 的一个实施例，遂穿介质层形成在单晶片氧化腔体衬底上的温度高于传统 的批处理腔体可以达到的温度。因此，由此形成的遂穿介质层具有非常高 的质量，甚至减小了厚度。在一个实施例中，遂穿介质层密集的形成在单 晶片氧化腔体衬底，与批处理腔体形成的遂穿介质层相比，大幅度的减小
了氢atoms/cm3。遂穿介质层所在的衬底在单晶片氧化腔体中与在批处理 腔体中相比可能显露出更短的温度上升率和稳定时间。因此，根据本发明 的一个实施例，单晶片氧化腔体的利用减弱了衬底热耗的影响。单晶片氧 化腔体上形成的遂穿介质层与已经生成的衬底相比不易受晶向差异性的影响。在一个实施例中，晶面氧化差异率产生的锐角效应由于在单晶片氧 化腔体上的遂穿介质层的形成而大大降低。通过形成单晶片群组设备的氧化物-氮化物-氧化物(0N0)堆栈上的所有的层，各个层之间的接触面损 耗将得以降低。因此，根据本发明的一个实施例，在单晶片群组设备中单 向制造0N0堆栈以保存0N0堆栈中各层之间的原始接触面。一部分非易失性电荷俘获存储器件可能在单晶片群组设备中制造。图 3根据本发明实施例，显示了一个单晶片群组设备中的腔体安排工艺过 程。如图3所示， 一个单晶片群组设备300的工艺腔体排列包括一个转换 腔体302， 一个第一工艺腔体304， 一个第二工艺腔体306和一个第三工 艺腔体308。在一个实施例中，转换腔体302是为接受一个外部环境的晶 圆来引入单晶片群组设备300。在一个实施例中，任何一个工艺腔体302， 304和306的安排是为了使晶圆可以在这些腔体和转换腔体302之间传来 传去，如图3双箭头所示。根据本发明另外一个实施例，尽管在图中未被 显示，设定单晶片群组设备300使得晶圆可以在这些工艺腔体302、 304 和306之间被直接传递。单晶片群组设备300在排除工艺腔体304， 306和308以及转换腔体 302之间的外部环境情况下可以是任何群组设备。因此，根据本发明的一 个具体实施例， 一旦晶圆进入工艺腔体302，当其移入工艺腔体304， 306 和308以及转换腔体302之内或之间的时候就被保护，与外部环境隔离。 以美国加州圣克拉拉应用材料公司Applied Materials, Inc.的单晶片群 组设备Centura 平台为例。在一个实施例中， 一旦转换腔体302接受晶 圆，小于大约IOO mTorr的空间被保存在单晶片群组设备300中。工艺腔体302， 304和306包括但不局限于，单晶片氧化腔体，单晶 片低压化学气相沉积腔体，或两者兼而有之。例如根据本发明的一个实 施例，第一工艺腔体304是单晶片氧化腔体，第二工艺腔体306是一个单 晶片低压化学气相沉积腔体，第三工艺腔体308是一个单晶片低压化学气 相沉积腔体。以Applied Materials, Inc.公司的单晶片氧化腔体In-Situ Steam Generation (ISSG)为例。作为例子的单晶片低压化学气相沉积腔 体包含一个Applied Materials, Inc .公司的SiNger^腔体和一个OXY gen 腔体。利用底盘承载加热的单晶硅来加热晶圆取代了传统批处理用 加热整个腔体来加热晶圆。根据本发明的一个实施例，应用底盘加热晶圆 以达到需要的工艺温度。因而，相关的较短的温度上升时间和稳定时间是 可达到的。一部分非易失性电荷俘获存储器件可能在单晶片群组设备中制造。图 4根据本发明实施例，描述了制造非易失性电荷俘获存储器件方法的一系 列操作的流程图400。图5A根据本发明实施例，显示了衬底剖面图，相 对应流程图400的操作步骤402。参考对应于图5A流程图400的操作歩骤402，衬底层500在一个单 晶片群组设备中。在一个实施例中，衬底层500在一个转换腔体中，如图 3所示的转换腔体302。衬垫层500可以由任何适用于半导体器件制造的材料所组成。在一个 实施例中，衬底层500是由一些单晶材料组成的体衬底，单晶材料可能包 括但不局限于硅，锗，硅锗或iii-v复合半导体材料。在另一个实施例 中，衬底层500包括一些有顶层外延层的体衬层。在一个特定的实施例中，体衬层由单晶材料组成，该单晶材料可能包括，但不仅限于，硅，锗，硅锗， 一个ni-v复合半导体材料和石英，而顶端外延层是由一个单晶硅 衬垫层组成，其中可能包括，但不仅限于，硅，锗，硅锗和ni-v复合半导体材料。在另一个实施例中，衬底层500包括在一个底端体衬层上的中间绝缘层上的顶端外延层，该顶端外延层由一个单晶硅衬垫层组成，可 能包括但不局限于硅(如形成绝缘硅(soi)半导体衬底)，锗，硅锗和 ni-v复合半导体材料。绝缘层由一些材料组成，该材料可能包括但不 局限于，二氧化硅，氮化硅和氮氧化硅。底端体衬层由单晶硅组成，其可 能包括但不局限于硅，锗，硅锗， 一个in-v复合半导体材料和石英。衬底层500可能进一步包括掺杂杂质原子。图5B根据本发明实施例，显示了上面有形成隧穿介质层的衬底剖面 图，对应于流程图400的操作步骤404。根据图5B相应的流程图400的 操作步骤404，遂穿介质层502形成在单晶片群组设备第 -工艺腔体的衬 底500上。遂穿介质层502可以是厚度合适的任何材料，在器件没有偏压时应用 栅偏压作为防泄漏屏障的情况下，可以使电荷载体遂穿电荷俘获层。根据 本发明的一个实施例，遂穿介质层502由热能氧化工艺形成，其中硅片顶 层表面被消耗以形成隧穿介质层502 。在一个实施例中，遂穿介质层502 由一些材料组成，例如，但不仅限于，二氧化硅，氮氧化硅，或两者兼而 有之。在一个实施例中，遂穿介质层502形成在单晶片群组设备的衬底 500上，如图3所示的单晶片氧化腔体。在一个特定实施例中，第一工艺 腔体是--个单晶片氧化腔体，以及遂穿介质层502形成的温度范围大约在950-1100摄氏度。在另一个特定的实施例中，第一工艺腔体是一个单晶 片氧化腔体，遂穿介质层502由彻底氧化过程形成，其使用了氧气(02)和 氢气(H》，温度范围大约在1000-1100摄氏度。在一个实施例中，遂穿介 质层502形成的厚度范围大约在l-10nm。在一个特别的实施例，遂穿介 质层502形成的厚度范围大约在1.5-2.5nm。根据本发明另一实施例，遂 穿介质层502形成为一种高密度，低氢含量薄膜。在形成遂穿介质层502之后，但是在任何进一步工艺之前，遂穿介质 层502可能受氮化工艺影响。在一个实施例中，氮化过程发生在第一工艺 腔体。根据本发明另一实施例，在形成遂穿介质层502之后电荷俘获层形 成之前，衬底500在第一工艺腔体退火，其中退火包括加热衬底500，采 用的气体包括氮气，温度范围大约为900-1100摄氏度，持续时间大约为 30-60秒。在一个实施例中，气体包括由下列气体组成的氮，其包括但不 仅限于，氮气(N》，一氧化二氮(N20)， 二氧化氮(NO》，一氧化氮(NO) 和氨(NH》。在另- 个实施例中，氮化过程发生在单独的工艺腔体，这一 步氮化可选择跳过。图5C根据本发明实施例，显示了上面有形成电荷俘获层的衬底剖面 图，相对应于流程图400的操作步骤406。根据图5C对应的流程图400 的操作歩骤406，电荷俘获层504形成在单晶片群组设备的第二工艺腔体 的遂穿介质层502上。电荷俘获层504可能由厚度合适储存电荷的任何材料组成。因此，改 变了栅堆栈的阈值电压。根据本发明的一个实施例，电荷俘获层504由化 学气相沉积工艺形成，由以下材料组成，例如但不仅限于，氮化硅，氮氧化硅，和其他可变化学量。在一个实施例中，电荷俘获层504形成在一个 单晶片低压化学气相沉积腔体的遂穿介质层502上，如图3所示的 SiNgen 单晶片低压化学气相沉积腔体。在一个特定实施例中，第二工艺 腔体是一个单晶片低压化学气相沉积腔体，电荷俘获层504形成的温度低 于遂穿介质层502形成的温度。在另一个特定实施例中，第二工艺腔体是 一个单晶片低压化学气相沉积腔体，电荷俘获层504形成的温度范围大约 为700-850摄氏度。在另一个特定实施例中，第二工艺腔体是一个单晶片 低压化学气相沉积腔体，电荷俘获层504形成的温度范围大约为750-780 摄氏度，提高了电荷承载容量。在一个特定实施例中，第二工艺腔体是一 个单晶片低压化学气相沉积腔体，形成电荷俘获层504采用的气体包括， 但不仅限于，氯硅烷(H2SiCl2)，双叔丁基氨基硅烷(BTBAS)，氨(NH:,)和 一氧化二氮(N劝。在一个实施例中，电荷俘获层504形成的厚度范围约 为8-10nm。可选择地，电荷俘获层504可能包括多个组成区域。例如，根据本发 明的一个实施例，电荷俘获层504包括一部分富氧和一部分富硅，它的形 成先由第二工艺腔体的第一组成气体沉积一个富氧氧氮化物薄膜，随后， 由第二工艺腔体的第二组成气体沉积一个富硅氧氮化物薄膜。在一个实施 例中，形成电荷俘获层504通过调节氨气(NH》的流量比率，并引入-氧 化二氮(N20)和氯硅烷(SiH2Cl》为先后产生的富氧氧氮化物薄膜和富硅氧 氮化物薄膜提供合适的气体比率。在一个特定的实施例中，富氧氧氮化物 薄膜的形成通过引入包括NA NH3和SiH2Cl2工艺气体，保持腔体压强在 5 (mT)-500 mT，以及保持衬底温度范围在700°C -850°C，最好至少在780°C，持续时间在2.5-20分钟。在一个进一步的实施例中，此工艺气体 包括一些混合气体，N力和朋3的混合比率在8:1-1:8， SiH2Cl2和NH3的 混合比率在1:7-7:1，被引入的工艺气体的流速约为5-200立方厘米/每 分钟的标准(sccm )。在另一个特定实施例中，形成富硅氧氮化物薄膜 引入的工艺气体包括NA朋3禾卩SiH2Cl2，保持腔体压力范围在5 (mT) -500 mT，保持衬底温度范围在700。C- 850°C，最好在78(TC以上，持续 时间约为2.5-20分钟。在一个进一步的实施例中，可以包括混合气体， 其中N20和NH3混合比率为8:1 -1:8 ， SiH2Cl2和NH3混合比率为1:7 -7:1，引入的流速约在5-20sccm。另外，形成电荷俘获层504可能包括多个组成区域。退火步骤可以在 沉积富氧氧氮化物薄膜和富硅氧氮化物薄膜之间执行。在一个实施例中， 退火步骤是可行的因为富氧氧氮化物薄膜保持在单晶硅工具环境中，因而 保存了原始的表层。在一个实施例中，形成电荷俘获层504是通过首先在 第二工艺腔体中沉积富氧氧氮化物薄膜，然后在第一工艺腔体中退火富氧 氧氮化物薄膜，最后，在第二工艺腔体中沉积富硅氧氮化物薄膜。这个 歩骤顺序被用在第二工艺腔体是单晶片低压化学气相沉积腔体，该腔体保 持在非最佳温度条件下，如当最佳温度保持在第一工艺腔体时。在一个特 定实施例中，退火包括加热在含氮气体中，温度范围大约为900-1100摄 氏度，持续时间范围约为30-60秒。在一个特定实施例中，含氮气体由下 列气体组成但不仅限于，氮气(N》， 一氧化二氮輔，二氧化氮(NO》， 一氧化氮(NO)和氨(NH:O。图5D根据本发明实施例，显示了上面有形成顶端介质层的衬底剖面 图，相对于流程图400的操作步骤408。根据图5D相应的流程图400的 操作步骤408，顶端介质层506形成在单晶片群组设备第三工艺腔体的电 荷俘获层504上。顶端介质层506可能由厚度适合的任何材料组成，该厚度适合不大量 减小栅堆栈容量的情况下防止电荷泄漏。根据本发明的一个实施例，顶端 介质层506由化学气相沉积工艺形成，由下列材料组成，例如但不局限于， 二氧化硅，氮氧化硅，或其组合。在一个实施例中，电荷俘获层504形成 在单晶片低压化学气相沉积腔体(如图三所示的OXYgen'M单晶片低压化 学气相沉积腔体)的遂穿介质层502上。在一个特定实施例中，第三工艺 腔体是单晶片低压化学气相沉积腔体，顶端介质层506形成的温度范围约 为800-850摄氏度，在一个特定实施例中，第三工艺腔体是单晶片低压化 学气相沉积腔体，顶端介质层506的形成采用下列气体，例如但不局限于， 氯硅烷(H2SiCl》和一氧化二氮(N20)。在一个实施例中，顶端介质层506 的厚度范围约为4-5nm。因此，根据本发明的一个实施例，包括遂穿介质层502、电荷俘获层 504和顶端介质层506的0N0堆栈在单晶片群组设备上单向形成。通过 在单晶片群组设备上单向制造0N0堆栈，将保存遂穿介质层502和电荷俘 获层504之间以及电荷俘获层504和顶端介质层506之间的原始接触面。 在^个实施例中，遂穿介质层502，电荷俘获层504和顶端介质层506在 没有打破单晶片群组设备真空状态的情况下形成。在一个实施例中，每一 层形成在不同的温度下以调整薄膜性质以免大量上升时间损失。而且，在单晶片群组设备中制造0N0堆栈而不是在批处理设备中制造，可以使0N0 堆栈的整体无差异最优化。例如，根据本发明的一个实施例，在单晶片群 组设备中制造0N0堆栈而不是在批处理设备中制造，覆盖单晶片的ONO 堆栈的厚度差异性减少了大约30%。在一个极佳的实施例中，1 o是遂穿 介质层502厚度约1-2%。根据流程图400的操作步骤410，在形成顶端介质层506之后，但是 先于从单晶片群组设备移除衬底500， ONO堆栈可能进一步受第一工艺腔 体的氮化过程影响。根据本发明的一个实施例，在第三工艺腔体形成顶端 介质层506之后，衬底500在第一工艺腔体退火，其中退火包括加热衬底 500在一个含氮气体中，温度范围约为900 -1100摄氏度，持续时间约为 30-60秒。在一个实施例中，含氮气体由下列气体组成，例如但不局限于， 氮气(N》， 一氧化二氮(即)，二氧化氮(N0》， 一氧化氮(N0)和氨(NH。。 可选择地，这个氮化歩骤，如流程图400的操作步骤410可以跳过，晶圆 也可以从单晶片群组设备卸下。在包括遂穿介质层502，电荷俘获层504和顶端介质层506的0N0堆 栈的制造上，制造非易失性电荷俘获存储器件可能包括图案化的部分0N0 堆栈。图5E根据本发明实施例，显示了非易失性电荷俘获存储器件的剖 面图。根据图5E，非易失性电荷俘获存储器件包括形成在衬底500上的图 案化的部分0N0堆栈。0N0堆栈包括遂穿介质层502，电荷俘获层504和 顶端介质层506。栅衬垫层508沉积在顶端介质层506上。非易失性电荷 俘获存储器件进一步包括ONO堆栈两边的衬底500上的源漏区域，以此定义0N0堆栈下面衬底500的沟道区域514。 一对介质侧墙510隔离了遂穿 介质层502和电荷俘获层504和顶端介质层506和栅衬垫层508的侧壁。 在一个特定的实施例中，沟道区域514是P-型掺杂，在一个可选择的实 施例中，沟道区域514是N-型掺杂。根据本发明的一个实施例，非易失性电荷俘获存储器件是S0N0S型器 件，其中电荷俘获层504是绝缘层。按照惯例，SONOS全称为"半导体-氧化物-氮化物-氧化物-半导体"，其中第一个"半导体"是指沟道区域材 料，第一个"氧化物"是指遂穿介质层，"氮化物"是指电荷俘获介质层， 第二个"氧化物"是指顶端介质层(也可作绝缘介质层)，第二个"半导 体"是指栅衬垫层。然而， 一个SONOS型器件，并不局限与在此所述的这 些材料。栅衬垫层508可能由任何适应S0N0S型晶体管偏压的导体或半导体材 料组成。根据本发明的一个实施例，栅衬垫层508通过化学气相沉积工艺 形成，并由掺杂的多晶硅组成。在另一个实施例中，栅衬垫层508通过物 理气相沉积形成，由金属材料组成，其可能包括但不局限于，金属氮化物， 金属碳化物，金属硅化物，铪，锆，钛，钜，铝，钌，钯，铂，钴和镍。衬底500上的源漏区域512可以是和沟道区域514有相对电导率的任 何区域。例如，根据本发明的一个实施例，源漏区域512是N型掺杂区域 而沟道区域514是P型掺杂区域。在一个实施例中，衬底500和此处的沟 道区域514由硼掺单晶硅组成，其硼浓度为1 x 10'5_1 x 1019 atoms/cm3。 源漏区域512由磷或砷掺区域组成，其N型掺杂浓度范围为5 x 10'6-5 x 1019 atoms/cm3。在一个特定实施例中，源漏区域512在衬底500的深度范围为80-200nm。根据本发明的一个可选择实施例，源漏区域512是P 型掺杂区域而沟道区域514是N型掺杂区域。在本发明的另一个实施例中，部分非易失性电荷俘获存储器件可能用 只有两个工艺腔体的单晶片群组设备制造。图6根据本发明实施例，描述 了流程图600，其代表制造非易失性电荷俘获存储器件的一系列操作方 法。参考流程图600，操作步骤602， 604， 606和610分别对应操作步骤 402， 404， 406和410，如流程图400所示。然而，根据本发明的一个实 施例，操作歩骤608包括在和操作步骤606中形成电荷俘获层一样的工艺 腔体内形成顶端介质层。因此，在一个实施例中，遂穿介质层形成在第一 工艺腔体的衬底上，电荷俘获层形成在第二工艺腔体的遂穿介质层上，顶 端介质层形成在第二工艺腔体的电荷俘获层上。在一个特定实施例屮，第 -工艺腔体是一个单晶片氧化腔体，第二工艺腔体是一个单晶片低压化学 气相沉积腔体。通过氧化单晶片群组设备中的衬底顶面形成遂穿介质层，该遂穿介质 层可以使得在已经生长的衬底上的晶向差异较小。根据本发明的一个实施 例，在单晶片氧化腔体上的遂穿介质层的形成大大降低了晶面氧化差异率 引起的锐角效应。图7A根据本发明实施例，显示了包含第一层和第二层 露出晶面的衬底剖面图。参考图7A，衬底700上形成绝缘区域702。衬底700的露出部分延伸 至绝缘区域702顶层上方。衬底700可以由图5A所示的适合衬底500性 质的任何材料组成。绝缘区域702可以由与衬底700兼容的任何绝缘材料组成。根据本发明的一个实施例，衬底700的露出部分有第一层露出晶面 704和第二层露出晶面706。在一个实施例中，第一层露出晶面704和第 二层露出晶面706的晶向有差异。在一个特定实施例中，第一层露出晶面 704的晶向是100而第二层露出晶面706的晶向是110。衬底700可能采用含氧气体在单晶片氧化腔体中被加热，以通过消耗 衬底700的顶面来形成遂穿介质层。图7B根据本发明实施例，显示了衬 底700的剖面图，该衬底700包含第一和第二晶面704和706以及其上形 成的隧穿介质层708。在一个实施例中，遂穿介质层708的第一部分708A 形成在第一层露出晶面704上，遂穿介质层708的第二部分708B形成在 第二层露出晶面706上，参见图7B。在一个实施例中，遂穿介质层708 的第一部分708A的厚度Tl约等于遂穿介质层708的第二部分708B的厚 度T2，尽管如此，第一层露出晶面704和第二层露出晶面706的晶向有 差异。在一个特定实施例中，加热衬底700的温度范围大约在950-1100 摄氏度。在一个实施例中，在形成遂穿介质层708之后，采用含氮气体在 单晶片氧化腔体中退火衬底700，其温度范围约为900-1100摄氏度，持 续时间约为30-60秒。因此，制造非易失性电荷俘获存储器件方法已经介绍。遂穿介质层可 能形成在单晶片群组设备的第一工艺腔体的衬底上。在一个实施例中，电 荷俘获层形成在单晶片群组设备第二工艺腔体的遂穿介质层上。之后，顶 端介质层可能形成在单晶片群组设备的第二工艺腔体或第三工艺腔体的 电荷俘获层上。
权利要求
1. 一种制造非易失性电荷俘获器件的方法，其特征在于，包含在单晶片群组设备的第一工艺腔体形成衬底上的遂穿介质层；在单晶片群组设备的第二工艺腔体形成遂穿介质层上的电荷俘获层；以及在单晶片群组设备的第三工艺腔体形成电荷俘获层上的顶端介质层。
2. 如权利要求l所述的方法，其特征在于，所述第一工艺腔体是一 个氧化腔体，所述遂穿介质层形成的温度范围大约为950-1100摄氏度。
3. 如权利要求2所述的方法，其特征在于，所述第二工艺腔体是一 个低压化学气相沉积腔体，所述电荷俘获层形成的温度范围大约为700 -850摄氏度，所述第三工艺腔体是一个低压化学气相沉积腔体，所述顶 端介质层形成的温度范围约为800-850摄氏度。
4. 如权利要求l所述的方法，其特征在于，所述形成电荷俘获层包含，采用第二工艺腔体的第一组合气体沉积一个富氧氧氮化物薄膜； 随后，用第二工艺腔体的第二组合气体沉积一个富硅氧氮化物薄膜。
5. 如权利要求l所述的方法，其特征在于，进一步包含在形成遂穿介质层之后电荷俘获层形成之前，在第一工艺腔体衬底退 火，其中退火包含采用包含氮的气体加热衬底，其温度范围大约在900-1100摄氏度，持续时间范围为30秒-60秒。
6. 如权利要求5所述的方法，其特征在于，进一步包含 在形成顶端介质层之后，对第一工艺腔体的衬底进行退火，其中退火包含采用包含氮的气体加热衬底，其温度范围大约在900-1100摄氏度， 持续时间范围为30秒-60秒。
7. 如权利要求l所述的方法，其特征在于，所述遂穿介质层、电荷 俘获层和顶端介质层在没有破坏单晶片群组设备真空状态的情况下形成。
8. 如权利要求3方法，其特征在于，所述电荷俘获层包含一种材料， 该材料选自氮化硅和氮氧化硅的组合。
9. 如权利要求3方法，其特征在于，所述顶端介质层包含一种材料， 该材料选自二氧化硅和氮氧化硅的组合。
10. —种制造非易失性电荷俘获存储器件的方法，其特征在于，包含 在单晶片群组设备的第一工艺腔体形成衬底上的遂穿介质层； 在单晶片群组设备的第二工艺腔体形成遂穿介质层上的电荷俘获层； 以及在单晶片群组设备的第二工艺腔体形成电荷俘获层上的顶端介质层。
11. 如权利要求IO所述的方法，其特征在于，所述第- -工艺腔体是-一 个氧化腔体，所述隧穿介质层形成的温度范围大约在950-1100摄氏度。
12. 如权利要求11所述的方法，其特征在于，所述第二工艺腔体是一 个低压化学气相沉积腔体，所述电荷俘获层形成在温度范围大约为700 -8 50摄氏度，所述顶端介质层形成的温度范围大约为SOO- 850摄氏度。
13. 如权利要求10所述的方法，其特征在于，进一步包含 在形成遂穿介质层之后，电荷俘获层形成之前，在第一工艺腔体进行衬底退火，其中退火包括用包含氮的气体加热衬底，其温度范围大约在 900-1100摄氏度，持续时间范围为30秒-60秒。
14. 如权利要求13所述的方法，其特征在于，进一步包含-在形成顶端介质层之后，在第一工艺腔体进行衬底退火，其中退火包括用包含氮的气体加热衬底，其温度大约在900-1100摄氏度，持续时间 范围为30秒-60秒。
15. 如权利要求10所述的方法，其特征在于，所述遂穿介质层、俘获 电荷层和顶端介质层在没有破坏单晶片群组设备真空情况下形成。
16. 如权利要求12方法，其特征在于，所述电荷俘获层包含一种材 料，该材料选自氮化硅和氮氧化硅的组合。
17. 如权利要求12方法，其特征在于，所述顶端介质层包含一种材 料，该材料选自二氧化硅和氮氧化硅的组合。
18. —种制造非易失性电荷俘获存储器件的方法，其特征在于，包含 在单晶片群组设备的第一工艺腔体形成衬底上的遂穿介质层； 在遂穿介质层上形成电荷俘获层，其中形成电荷俘获层包含在单晶片群组设备的第二工艺腔体中，用第一组合气体沉积富氧氧氮化物薄膜； 对富氧氧氮化物薄膜进行退火；及在第二工艺腔体中，用第二组合气体沉 积富硅氧氮化物薄膜；在单晶片群组设备的第三工艺腔体形成电荷俘获层上的顶端介质层。
19. 如权利要求18所述的方法，其特征在于，所述对富氧氧氮化物 薄膜进行退火形成在第- -工艺腔体中。
20. 如权利要求19所述的方法，其特征在于，所述退火包含用包含 氮的气体加热衬底，其温度范围大约在900-1100摄氏度，持续时间约在 30秒-60秒。
全文摘要
本发明公开了一种制造非易失性电荷俘获存储器件的方法。该方法包括首先在单晶片群组设备的第一工艺腔体形成衬底上的隧道介质层，然后在单晶片群组设备的第二工艺腔体形成隧道介质层上的电荷俘获层。然后，在单晶片群组设备的第二或第三工艺腔体形成电荷俘获层上的顶端介质层。
文档编号H01L29/76GK101548385SQ200780037848
公开日2009年9月30日 申请日期2007年9月28日 优先权日2007年5月25日
发明者克里希纳斯瓦米·库马尔, 赛格·利维 申请人:赛普拉斯半导体公司