专利名称：减小电荷俘获存储器位线干扰和软擦除的方法和装置的制作方法
技术领域：
本发明涉及非易失性存储器编程，特别涉及，减小在给选中的存储单 元编程过程时未选中的存储单元的干扰效应。
背景技术：
SONOS (硅化物-氧化物-氮化物-氧化物-硅化物)是非易失性电荷俘 获半导体存储器件技术，与传统的浮栅闪存存储器相比在单点失效和低压 编程上具有诸多优势。与将电荷存储在传导栅的浮栅器件相比，S0N0S器 件在介质层俘获电荷。S0N0S晶体管通过量子机械效应，即修正的 Fowler-Nor dheim隧穿效应进行编程和擦除。与其他方法如热载流子注入 相比，该编程和擦除方法在业界被认为提供了更好的可靠性。SONOS晶 体管是一个绝缘栅型场效应管(IGFET)，其电荷俘获介质堆垛位于传统的 控制栅和体硅沟道或晶体管衬底之间。SONOS晶体管可以用CMOS (互补金 属氧化物半导体)制造方法制造为P型或N型IGFET。
SONOS晶体管通过在控制栅和衬底之间加载极性，幅度，持续时间合 适的电压来进行编程和擦除。正的栅-衬底电压导致电子从沟道隧穿至电 荷俘获层，负的栅-沟道电压导致空穴从沟道隧穿至电荷俘获层。在一个 实例，晶体管阈值电压升高而在另一个实例，晶体管阈值电压降低。阈值
电压是在源漏端有电压时导致晶体管有传导电流的栅-源电压。对于给定 数量的俘获电荷，阈值电压的极性变换取决于晶体管是N型还是P型FET 。图1A图示一个N型S0N0S晶体管的阈值电压变化VT作为一个编程电 压+10v擦除电压-10v的时间函数。在接近10毫秒后，编程阈值电压高 于+1 v而擦除阈值电压低于-1 volt。在编程或擦除操作结束之后，在 设定栅-源电压为0,并在源漏端加载一个小电压并让传感电流流过晶体 管时可以读取晶体管状态。在编程状态下，当栅-源电压低于编程阈值电 压VTP时N型S0N0S晶体管截止。在擦除状态下，当栅-源电压高于擦除 阈值电压VTE时N型S0N0S晶体管导通。按照惯例，导通状态辅以逻辑 "0"而截止状态辅以逻辑"1"。
图1B图示了一个晶体管(1T)传统阵列的一小部分，N型S0N0S存 储单元100在两行(Row 0， Row l)和两列(Col 0， Col 1)中包含四个存 储单元(A， B， C， D)。
每行包括一个字线(WL0, WL1)用来选择或不选择该行。所有的单元 共享共用衬底电压(SUB)。每列包括一个与这一列中所有晶体管的源端连 接的源线(SL0， SL1)，以及一个与该列中所有晶体管的漏端连接的位线 (BL0， BL1)。和其他类型的非易失性存储器一样，S0N0S晶体管通过行偏 压在行上进行写操作。
写操作由行上的体擦除操作组成，接着在该行内的个别单元进行编程 和抑制操作。要被写入"l"(编程)状态的存储器晶体管暴露在满编程电 压(如10v)下。要被写入"0"(擦除)状态的存储器晶体管被抑制编程， 因为先前的体擦除操作已经将其状态设置为"0"状态。抑制功能给保持 "0"或者擦除状态的行内存储器晶体管提供抑制电压，这压制了流经晶 体管的总电压。图IB图示了行0的体擦除操作。如图IB所示，在晶体管A和B的栅 以及他们各自的源端和衬底端之间选择加电压-10 v。在行1，然而，选 定字线(WL1)的电压使得晶体管C和D上的栅-源和栅-衬底电压都为0， 这样晶体管C和D的状态不会变化。特别是晶体管D在编程状态(图示中 阴影是表示储存电子的电荷存储区域)，保持编程，晶体管C，在擦除状 态，保持擦除。
图1C图示了行0中传统写操作的第二步，其中晶体管A正在被编程 (写入"l")，晶体管B正在被抑制编程(写入"0")。在这一步，字线 电压和共衬底电压在两行中都反过来了，在列0的位线电压(BL0)也被 反过来，但是中间电压(+2 volts)加载在列l的位线(BL1)上。当字线 (WL0)电压+6V加载在晶体管B,晶体管被打开，加载在位线(BL1)的+2V 转移到沟道。该电压降低了晶体管B上的栅-漏和沟道电压(到+4v)，减 小了编程区，因此S0N0S晶体管B的阈值偏移(VTE)就小。隧穿就此发生， 作为"抑制干扰"或软编程，导致抑制写入过程中阈值电压的轻微上升(约 200mv)。
在行l中，晶体管C的电压都相同，所以晶体管C没有受行O的写操 作影响。尽管如此，晶体管D被影响了 (假定被存储器阵列中的俘获电子 编程)。作为BL1上抑制电压的结果，晶体管C上的栅-漏电压为-6v。此 电压状况可以消除编程好的S0N0S晶体管的长时间干扰，导致空穴从漏， 源和沟道隧穿至存储器阵列。发生的隧穿被称作"位线干扰"或软擦除， 并且每当对列1的某一行进行写操作而列1的其它行被抑制时，隧穿导致 编程单元阈值电压的轻微降低。然而在多次位线干扰循环时，阈值偏移会导致单元读取失败。
一个擦除单元连续抑制干扰的最大值被限制为一 (1)因为单元总是
在写操作第一部分时被擦除。相比之下， 一个给定行和列数的编程单元的 连续位线干扰的最大值是抑制电压加载在给定列数的位线上时其他各行
写操作的总数。例如，如果阵列有64行，每行被写(循环)100, 000次， 位线干扰的最大值就可以视为编程单元64减1乘以100， 000，即等于 6， 300， 000位线干扰。这意味着，统计学上，这个编程阈值电压的偏移就 是传统S0N0S存储器的限制因素。非易失性存储器的可靠性通过其耐久 (写的次数)和数据保持性来衡量。图1D是未被干扰的S0N0S单元和编 程S0N0S单元在上述的1， 000, 000位线干扰后的数据保持比较图表。
在图1D，未被干扰的S0N0S单元展示了在生命周期初期(BOL)其编 程和擦除阈值电压的巨大的初始差距。随着时间过去，电荷泄漏导致编程 阈值电压降低及擦除阈值电压升高。读取单元的感应窗口 (定义为最小阈 值电压作为"1"而最大阈值电压作为"0")出现以使单元到生命周期 终止时间(E0L)最大化(以至于平均起来，编程阈值电压和擦除阈值电压 同时衰退至其各自的感应窗口限度。在被干扰的单元中，然而，编程阈值 电压的BOL值由于循环过程中软擦除的累积效应而减小，而衰退率提高
因为每个位线干扰可能对隧穿层造成一些损害，导致电荷泄漏率升高。
下面结合附图和实施例对本发明作进一步详细的说明 本发明通过举例来说明但是并不局限于附图，如下 图1A图示了 S0N0S晶体管编程和擦除的阈值电压；图IB图示了传统S0N0S存储器阵列的体擦除操作；
图1C图示了传统S0N0S存储器阵列的写操作；
图ID图示了传统S0N0S存储器阵列的位线干扰效应；
图2图示了一个实例中非易失性电荷俘获存储器件的结构；
图3图示了一个实例中的2T存储单元；
图4A图示了一个实例中非易失性电荷俘获存储器件阵列的一部分； 图4B图示了一个实例中非易失性电荷俘获存储器阵列的擦除操作； 图4C图示了一个实例中非易失性电荷俘获存储器阵列的写操作； 图5A图示了一个实例中位线干扰的减小； 图5B图示了一个实例中软擦除的减小；
图5C图示了一个实例中一个非易失性电荷俘获半导体器件的编程阈 值电压变化；
图6A图示了一个实例中位线干扰和抑制干扰的折中状态； 图6B图示了一个实例中生命周期结束时编程阈值电压和擦除阈值电 压同等；
图7图示了一个实例中减小位线干扰方法的流程图；以及 图8图示了实行本发明实例的处理系统结构图。
具体实施例方式
在此描述了减少位线干扰的非易失性电荷俘获存储器。在接下来的描 述中，将详细的解释大量的特定细节，以使充分全面的理解本发明。显然 本发明工艺的有些熟练技术可能并未详细描述这些特定细节。在其他情况 下，熟知的材料和方法也没有详细描述以免对本发明产生不必要的晦解。本发明的实例在此使用S0N0S存储器作为非易失性电荷俘获存储器 以方便描述。然而，本发明的实例并不局限于此，可能包括其他任何非易 失性电荷俘获器件。
图2图示了非易失性电荷俘获存储器件100。存储器100包括形成在 衬底102上的栅堆垛104。存储器100进一步包括衬底102上的栅堆垛104 两边的源/漏区域110,定义了栅堆垛104下面衬底102中的沟道区域112。 栅堆栈104包括隧穿介质层104A，电荷俘获层104B，顶端介质层104C 和栅层104D。栅层104D和衬底102通过中间介质层电隔离。
半导体器件100可以是任何电荷俘获层存储器件。根据本发明的一个 实例，半导体器件100是一个SONOS型器件，其中电荷俘获层是一个有集 中电荷俘获点的绝缘介质层。按照惯例，SONOS的全称为"半导体-氧化 物-氮化物-氧化物-半导体"，其中第一个"半导体"是指栅层材料，第一 个"氧化物"是指顶端介质层(即阻挡介质层)，"氮化物"是指电荷俘获 介质层，第二个"氧化物"是指隧道介质层，第二个"半导体"是指沟道 区。然而， 一个SONOS型器件，并不局限与在此所述的这些材料，如下所不。
衬底102，在此，沟道区域112，可能由适用于半导体器件制造的任 何材料组成。在一个实例，衬底402是体衬层，包括的单晶材料可以包括， 但不局限于，硅，锗，硅/锗或111 _ V族化合物半导体材料。在另一个 实例，衬底102包括一个含顶端外延层的体衬层。在一个特定实例，体衬
层包括的单晶组成材料可以包括，但不局限于，硅，锗，硅/锗的ni-v
族化合物半导体材料和石英，而顶端外延层可以是单晶层，该单晶层可以包括，但不局限于，硅，锗，硅/锗和ni - v族化合物半导体材料。在 另一个实例，衬底102包括低端体衬层上的中间隔离层上面的顶端外延 层。顶端外延层可以是单晶层，该单晶层可以包括，但不局限于，硅(如 形成绝缘硅(soi)半导体衬底)，锗，硅/锗和ni-v族化合物半导体材 料。隔离层由下列材料组成，但不局限于，二氧化硅，氮化硅和氮氧化硅。 低端体衬层可以是单晶材料组成，可以包括但不局限于，硅，锗，硅/锗
的III - V族化合物半导体材料和石英。衬底102，在此，沟道112,可 以包括掺杂杂质原子。在一个特定实例中，沟道112是P型掺杂，而在可 选择的实例中，沟道区域112是N型掺杂。
衬底102的源/漏区110可以是与沟道区域112有相反导电性的任何 区域。例如，根据本发明的一个实例，源/漏区110是N型掺杂而沟道区 域112是P型掺杂。在一个实例中，衬底102，在此，沟道112，由硼掺 杂单晶硅组成，硼浓度范围为1 x 1015 - 1 x 1019 atoms/cm3。源/漏 区110由磷或砷掺杂区，N型掺杂浓度范围为5 x 1016 - 5 x 1019 atoms/cm3 。在一个特定实例，源漏区域110在衬底102的深度范围为 80-200nm。根据本发明的一个对应的实例，源漏区域110是P型掺杂而沟 道区域112是N型掺杂区域。
隧穿介质层104A可以是厚度合适的任何材料，可以在提供栅偏压时 使电荷载体隧穿到电荷俘获层。在一个实例中，隧穿介质层104A通过由 热氧化工艺形成，由二氧化硅，氮氧化硅组成。在另一个实例中，隧穿介 质层104A由高介电常数材料(高K介质)通过化学气相沉积或原子层衬 底形成，由介质层组成，可以包括但不局限于，氧化铪，氧化锆，铪硅酸盐，氧氮化铪，铪氧化锆和氧化镧。在一个特定实例，隧穿介质层104A 厚度范围为l-10nm。在一个特别的例子，隧穿介质层104A厚度近似2nm。
电荷俘获层104B可以由任何材料组成，只要厚度适合存储电荷以及， 在此，调制栅堆垛104的阈值电压。在一个实例中，电荷俘获层104B通 过化学气相沉积工艺形成，由介电材料组成，介电材料可能以包括但不局 限于，计量氮化硅，富硅氮化硅，氮氧化硅。在一个实例中，电荷俘获层 104B的厚度为5 - 10nm。
顶端介质层104C可能由厚度适合的任何材料组成，在加载栅偏压时 保持电荷泄漏和隧穿的屏障。在一个实例中，顶端介质层104C通过化学 气相沉积工艺形成，由二氧化硅或氮氧化硅组成。在另一个实例中，顶 端介质层404C通过原子层沉积由高介电常数介质层组成，可以包括但不 局限于，氧化铪，氧化锆，铪硅酸盐，氧氮化铪，铪氧化锆和氧化镧。在 一个特定实例，顶端介质层404C厚度范围为l-20nm。
栅层404D可以由在操作S0N0S型晶体管时适合提供偏压的的任何导 体或半导体材料组成。根据本发明的一个实例，栅层404D通过化学气相 沉积工艺由掺杂多晶硅形成。在另一个实例，栅层404D通过物理气相沉 积工艺由金属材料组成，可以包括但不局限于，金属氮化物，金属碳化物， 金属硅化物，铪，锆，钛，钽，铝，钌，钯，铂，钴和镍。
图3根据本发明的一个实例，图示了存储单元200。在图3，存储单 元200是一个包括一个S0N0S型存储晶体管210和一个选择晶体管220 的双晶体管(2T)存储单元。选择晶体管220可能是，例如， 一个和存储 器晶体管210共享一个共衬底结点205的传统IGFET。有电荷俘获层202的存储器晶体管210包括连接到位线213的漏极203，连接到字线212的 栅201，连接到选择晶体管220漏极206的源极204。选择晶体管220还 包括连接到源线214的源极207和连接到选线211的栅208。
图4根据本发明实例，图示了存储器300的示范部分，可能是存储单 元大阵列的一部分。在图4A，存储器300包括4个存储单元301， 302， 303和304排列在两行(行0，行1)和两列(列0，列1)。每个单元 301-304在结构上等同于上面所示的单元200。
单元301在行O和列0，包括存储器晶体管331和选择晶体管341。 存储器晶体管331的漏极371连接到位线312 (BLO)，存储器晶体管331 的栅391连接到字线322 (WLO)，存储器晶体管331的源极在共结点361 接选择晶体管341的漏极。选择晶体管341的栅极381接读取线321 (RLO)， 选择晶体管341的源极351接源线311 (SLO)。
单元302在行O和列1，包括存储器晶体管332和选择晶体管342。 存储器晶体管332的漏极372接位线314 (BL1)，存储器晶体管332的栅 392接字线322 (WLO)，存储器晶体管332的源极在共结点362接选择晶 体管342的漏极。选择晶体管342的栅极382接读取线321 (RLO)，选 择晶体管342的源极355接源线313 (SL1)。
单元302在行O和列1，包括存储器晶体管332和选择晶体管342。 存储器晶体管332的漏极372接位线314 (BL1)，存储器晶体管332的栅 392接字线322 (WLO)，存储器晶体管332的源极在共结点362接选择晶 体管342的漏极。选择晶体管342的栅极382接读取线321 (RLO)，选 择晶体管342的源极352接源线313 (SL1)。单元303在行1和列O，包括存储器晶体管333和选择晶体管343。 存储器晶体管333的漏极373接位线312 (BLO)，存储器晶体管333的栅 393接字线324 (WL1)，存储器晶体管333的源极在共结点363接选择晶 体管343的漏极。选择晶体管343的栅极383接读取线323 (RL1)，选 择晶体管343的源极353接源线311 (SLO)。
单元304在行l和列1,包括存储器晶体管334和选择晶体管344。 存储器晶体管334的漏极374接位线314 (BL1),存储器晶体管334的栅 394接字线324 (WL1)，存储器晶体管334的源极在共结点364接选择晶 体管344的漏极。选择晶体管344的栅极384接读取线323 (RL1)，选 择晶体管344的源极354接源线313 (SL1)。此外，存储器矩阵300的所 有晶体管都共享共衬底结点340。
在接下来的描述中，为了更清晰明了的解释，假设存储器矩阵300 的所有晶体管是N型场效应晶体管。但是要知道的是P型场效应晶体管也 同样适用于本专利，只需要将外加电压的极性改为相反。
图4图示了存储器阵列300中选定的行(行0)上的体擦除操作。在一 个实例中，擦除存储器单元301和存储器单元302…在图4B，负电压(VPN) 加载在RLO (321)，WL0 (322)上，正电压(VPP)加载在BLO (312)，BL1 (314) 以及共衬底连接SUB (340)上。在图4B所示的实例中，选择VPN为约_3. 8V， VPP约+6. 2V，这样VPP和VPN的差异绝对值约为IOV。在其他实例，VPP 和VPN的值可能会变化因此他们之间的差异绝对值可能大于或小于IOV。
由于加载了电压，选择晶体管341和342处于偏压截至，由此存储器 晶体管331和332的源极361和362与SLO (311)和SL1 (313)上的浮动电压隔离并且不受其干扰。存储器晶体管331和332都是负栅-衬底电 压和栅-漏电压，它们充分导致空穴隧穿至其各自的电荷俘获层，在上述 的偏压取消之后晶体管转为打开状态。
存储单元303和304，在行上，分别和单元301和303共享位线312 和314，行O的擦除操作时通过加载不同的字线电压而被保护。特别是， VPP加载在WL1 (324)使得存储器晶体管333和334的栅-衬底和栅-漏电 压接近OV，不至于引起隧穿。
图4C根据本发明的一个实例，图示了存储器矩阵300行0的写操作。 在图4C,单元301作为写入逻辑数"1"的目标单元(如，编程为打开状 态)，单元302写入逻辑数"0"。然而，由于单元302在经过先前的 体擦除操作已经擦除为逻辑"0"状态，见图4B，写入逻辑"0"相当于 抑制单元302编程。这两个目标(编程单元301和抑制单元302)通过加 载不同的偏压来完成。VPN加载在RLO (321)， BLO (312)和衬底结点 340上，而VPP加载在WLO (322)上。此外，如下面更详细的描述，选择 的抑制电压VINH加载在BL1 (314)上。
由于加载了电压，选择晶体管341处于偏压截止，其栅-衬底电压为 Ov (假定选择晶体管341， 342， 343和344的固有阈值电压都在+lV范围 内)，这样存储器晶体管331的源极361可以不受浮动电压BLO (311)的 影响。存储器晶体管331暴露在约+1(^的栅-衬底和栅-漏电压下，足够 导致电子隧穿至存储器晶体管302的电荷俘获层，以及在偏压消失后使存 储器晶体管331处于OFF状态。
在存储单元302，选择晶体管和选择晶体管331处于相同状态，偏压截止并使存储器晶体管源极362与浮动电压SL1 (313)隔离。然而，存 储器晶体管332通过加载接近0v的抑制电压而被抑制编程，这样存储器— 晶体管332的栅-漏电压，栅-源电压和栅-沟道电压钳位为近似6. 2V。
在行1 ，存储器303通过在WL1 (324)加载VPN而被保护不被单元303 的编程操作影响，这将存储器晶体管333的栅-漏电压和栅-衬底电压钳位 为近似0 V。选择晶体管偏压截止，将存储器晶体管333的源极363与 浮动电压SL0 (311)隔离。在存储单元304,选择晶体管344也偏压截止 使得存储器晶体管334与浮动电压SL1 (313)隔离。如实例所示，存储 器晶体管334的栅-漏电压接近-3.8V,这就是上面所述的软擦除情况。 值得庆幸的是，尽管如此，存储器晶体管332的软编程情况(抑制干扰) 和存储器晶体管的软擦除情况(位线干扰)与上面所述的传统存储器接近 相反。
在一个实例中，减少软擦除的方法包括通过消耗位线上增加的抑制干 扰电压来降低位线干扰电压，以减小编程存储单元(如存储单元304)的 位线干扰电压，其中在存储单元寿命中累积的位线干扰接近于位线上单个 抑制干扰的幅度。
图5A是存储单元304的截面图，图示了 一个实例中由于位线干扰产 生的软擦除减小。在图5A,存储器晶体管334的漏极374的VINH相对于 WL1上的VWL1是正的。选择晶体管344 VS的栅极384的VRL1为0 v时， 源极364的电压浮动到低于VRL1的阈值电压(接近IV)或接近-IV。在 这种状况下，晶体管334的源极364和漏极374之间有一电场Ef，相对 存储器晶体管334的栅极394有一正的电压梯度。该电压梯度导致空穴隧穿至电荷俘获层，在电荷俘获曾空穴抵消了电子并产生软擦除干扰。在
一个实例，图5A所示，VINH可能减小(如从2V到0V) 。 VINH的减小 也减小了 Ef以及栅极394的相关电压梯度。因此也减小了空穴隧穿。上 述情况下软擦除的减小是有限的因为存储器晶体管334的阈值电压受控 于存储器晶体管源极端的俘获电荷，并且由于漏极374抑制电压的减小而 降低的电压梯度在源极364被削弱。
至一个实例，其中一种减小软擦除的方法包括通过使选择晶体管344 的为硬关断状态来降低存储器晶体管334悬浮源极364的电压。图5B图 示了显示内部结点电容器的存储单元304。在图5B,电容器Cl是选择晶 体管344的栅-漏电容，C2是存储器晶体管334的栅-源电容，C3是存储 器晶体管334的源-衬底电容。如上所述，如果选择晶体管344的栅384 为传统值的0V，则源极364浮动到一个干扰存储器晶体管334的源端存 储电荷的值。在一个实例，如图5B所示，选择晶体管344的栅极384的 电压VRL1从0V降到负的(例如VSUB)。负电压使选择晶体管344处于截 止状态，负电压接到源极364，并使源极364负的更多。由此导致存储器 晶体管栅极和源极之间的电压梯度减小，源极一边的软擦除也减小了。 VS 的实际值是VRL1和电容C1， C2和C3的函数，可以通过制造工艺变量 来控制。
图5C图示了一个实例中一个存储器晶体管件的编程阈值电压便宜作 为源极电压和持续循环次数的函数关系。显而易见，1.8V的源电压近似 在下述这些点中，所述点在100万次持续的循环之后阈值电压的偏移超过 100mv。可以认为，Vs的适合的值与依赖如工艺技术、器件尺寸等的值不同。
图6A图示了一个实例中经过100万次持续循环后位线干扰和在特定 VINH和VRL1下单个抑制干扰之间作为编程脉冲宽度函数。如图6A所示， 对典型期间(如存储器晶体管334), 100mv的累计位线干扰和接近200mv 的抑制干扰可以达到宽度接近5ms的编程脉冲。在其他实例，两个值(抑 制干扰和位线干扰)可能接近相等。如图6B所示，这一关系可以用来使 一个给定的非易失性电荷俘获存储器的数据保持最大化。图6B图示图 600，当IOO万次持续循环后由于位线干扰产生的电压阈值漂移和抑制干 扰抵消时编程和擦除阈值电压的衰退。在图6B,线601A是未被干扰存储 单元的编程阈值电压衰退率，线602A是未被干扰存储单元的擦除阈值电 压衰退，线603A是未被干扰存储单元的EOL 。线601B是100万次持续 循环位线干扰后编程阈值电压的衰退率，线602B是100万次体擦除和抑 制循环后擦除阈值电压衰退率，线603B是被干扰单元的E0L。如图6B所 示，选择合适的抑制电压可以使编程EOL和擦除EOL相等，并使存储单 元的寿命最长。
图7图示了一个实例中减小位线干扰方法的流程图700。在图7中， 存储器矩阵的第一行被选作写操作，其中第一行包括一个要编程的目标存 储单元，和一个要抑制编程的擦除存储单元(操作701)。在接下来的操 作中，被选中的行被体擦除(操作702)。在下一步操作中，抑制电压加 载在要被抑制的单元和存储器阵列中未被选中的第二行上的编程存储单 元共享的位线上，其中抑制电压设置为根据被抑制单元的抑制干扰来增加 阈值电压偏移以及根据编程单元的位线干扰来减低阈值电压偏移，因此由位线干扰引起的阈值电压偏移乘以器件生命周期中位线干扰次数与单个
抑制干扰阈值电压偏移相等。如操作703。
图8根据本发明的一个实例，图示了包括SONOS型存储器800的处理 系统900结构图。在图8， SONOS型存储器800包括SONOS型存储器阵列 801，它可以是上述S0N0S型存储器单元组成的行和列。在一个实例中，存 储器阵列801有2m+k列2n-k行存储单元组成(如存储单元200)， K是 比特中数据字符长度。存储器阵列801可能通过上述的2n-k个字线(如 字线322和324)和2n-k个读线(如读线321和323) 802A连接到行解 码器和控制器802。存储器阵列801可能通过上述2m+k个源线(如源线 311和313)和2m+k个位线(如位线321和323) 803A连接到列解码器和 控制器802。行和列的解码器为业内熟知的，因而不在此做详细描述。 存储器阵列801也可能连接到业内熟知的用来读取存储器阵列801的k 位字长的多个灵敏放大器804 。存储器800可能还包括命令和控制电路 805，如业内所知，控制行解码器和控制器802,列解码器和控制器803 和灵敏放大器804，以及从灵敏放大器804接收读取数据。
存储器800可能也以传统方式通过地址总线807,数据总线808和控 制总线809连接到处理器806。处理器806可以是任何通用的或特别的处 理器，譬如。
在一个实例，行处理器802被设为选择存储器阵列801的第一行进行 写操作，选择存储器阵列801的第二行不进行写操作。列控制器803被设 为选择第一行的第一个存储单元(如单元301)来编程，选择第一行的第 二个存储单元(如单元302)抑制其编程。列控制器803可能被设置为在存储器矩阵中未被选中的行上的第二存储单元和第三编程存储单元(如单
元304)共享的第一位线上加载抑制电压，其中抑制电压被设定为增加第 二存储单元上的软编程电压和降低第三存储单元上的软编程电压。软编程 和软擦除电压可能是选定的因此编程存储单元的位线干扰E0L接近等于 抑制单元的抑制干扰E0L。
虽然本发明在此详述了几个特定实例作为参考，但是可以证明的是在 不违背本发明申明中所详细解释的更广的精神和范围的前提下，可能会有 一些修正和变化。相应的，详细说明和图表更多的作为解说材料而非限制。
权利要求
1.一种方法，其特征在于，包括控制存储器矩阵的共享位线；以及降低共享位线上的位线干扰以增加共享位线上的抑制干扰其中由于位线干扰引起的阈值偏移降低，由于抑制干扰引起的阈值偏移增加，以及其中由于位线干扰产生的阈值偏移乘以生命周期中位线干扰的次数几乎等于抑制干扰产生的阈值偏移乘以生命周期中抑制干扰的次数。
2. —个降低存储器单元阵列中行和列位线干扰的方法，其特征在 于，包括选中存储器阵列第一行进行写操作，第一行包括被编程的目标单元和 抑制编程的存储单元；选择第一位线上的抑制电压，其中第一位线被存储器阵列中未被选中 的第二行上的抑制单元和编程存储单元共享，其中抑制电压设置为增加抑 制单元的软编程电压和降低编程单元的软擦除电压。
3. 根据权利要求2所述的降低存储器单元阵列中行和列位线干扰 的方法，其特征在于，进一步包括写操作之前的体擦除存储器阵列的第一 行。
4. 根据权利要求2所述的降低存储器单元阵列中行和列位线干扰 的方法，其特征在于，其中阵列包含一个包含抑制和未被选中单元的存储器单元的第一列， 和包含目标单元的存储单元的第二列，其中第一列包括第一位线和第一源线，第二列包括第二位线和第二源线，其中第一行包括第一字线和第一读线，第二行包括第二字线和第二 读线，方法进一步包括在第一字线上加载第一编程电压；在第一读线，第二读线，第二写线和第二位线上加载第二编程电压， 其中第二编程电压设被设定为对和第一编程电压连接的目标单元编 程，将目标单元与第二专用的源极线隔离，将抑制单元和未被选择的单元与第一专用的源线隔离。
5. 根据权利要求4所述的降低存储器单元阵列中行和列位线干扰 的方法，其特征在于，，其中每个存储单元包括电荷俘获存储器晶体管和 场效应选择晶体管，存储器晶体管漏极接位线，控制栅接字线，源极接选 择晶体管的漏极，选择晶体管控制栅接读线，源极接源线。
6. 根据权利要求4所述的降低存储器单元阵列中行和列位线干扰 的方法，其特征在于，其中第一编程电压和第二编程电压的差异接近IOV。
7. 根据权利要求6所述的降低存储器单元阵列中行和列位线干扰 的方法，其特征在于，其中第一编程电压接近6.2V,第二编程电压接近 3.8V。
8. 根据权利要求4所述的降低存储器单元阵列中行和列位线干扰 的方法，其特征在于，其中第一编程电压和抑制电压的差异接近6V。
9. 根据权利要求8所述的降低存储器单元阵列中行和列位线干扰 的方法，其特征在于，其中第一编程电压接近6.2V，抑制电压接近0V。
10. 根据权利要求4所述的降低存储器单元阵列中行和列位线干扰 的方法，其特征在于，其中第二编程电压和抑制电压的差异接近-4V。
11. 根据权利要求10所述的降低存储器单元阵列中行和列位线干 扰的方法，其特征在于，其中第二编程电压接近-3. 8V，抑制电压接近0V。
12. —个存储器器件，其特征在于，包括存储器阵列包含排列在行和列上的存储单元；存储器控制器接存储器阵列，包括行控制器设置为选择存储器阵列的第一行进行写操作，选择 存储器阵列的第二行不进行写操作；列控制器设置为选择第一行的第一个存储单元进行编程，抑制 第一行的第二个存储单元编程，列控制器进一步设置为加载抑制电 压在第二存储单元和第三编程存储单元共享的第一位线上。该第三 编程单元位于未被选中的行上，其中抑制电压设定为增加第二存储 单元软编程电压和降低第三存储单元软擦除电压。
13. 根据权利要求12所述的存储器器件，其特征在于，其中列控制 器进一步设定为在写操作前体擦除存储器阵列第一行。
14. 根据权利要求12所述的存储器器件，其特征在于，其中存储器矩阵包括一个包含第二存储单元和第三存储单元的第一 列存储单元，以及包含第一存储单元的第二列存储单元，其中第一列包括第一位线和第一源线，第二列包括第二位线和第二源线，其中第一行包括第一字线和第一读线，第二行包括第二字线和第二读线，其中行控制器设置为在第一字线上加载第一编程电压，在第一读线， 第二读线和第二字线上加载第二编程电压，其中列控制器设置为在第二位线加载第二编程电压，其中第二编程电 压设置为编程与第一编程电压编程连接的第一存储单元，将第一存储单元 与第二源线隔离，第二存储单元和第三存储单元与第一源线隔离。
15. 根据权利要求14所述的存储器器件，其特征在于，其中每个存 储单元包括电荷俘获存储晶体管和场效应选择晶体管，存储器晶体管的漏 极接位线，控制栅接字线，源极接选择晶体管的漏极，选择晶体管控制栅 接读线，源极接源线。
16. 根据权利要求14所述的存储器器件，其特征在于，其中第一 编程电压和第二编程电压的差异接近IOV。
17. 根据权利要求16所述的存储器器件，其特征在于，其中第一 编程电压接近6.2V，第二编程电压接近3.8V。
18. 根据权利要求14所述的存储器器件，其特征在于，其中第二编 程电压和抑制电压的差异接近-4V 。
19. 根据权利要求18所述的存储器器件，其特征在于，其中第二编 程电压接近-3. 8V，抑制电压接近0V。
20. —种减小包括电荷俘获存储晶体管和场效应选择晶体管的两个 晶体管存储单元的软擦除的方法，其中场效应晶体管和存储器晶体管的悬 浮源极共享漏极结点，其特征在于，该方法包含在选择晶体管施加一定量的栅极电压使选择晶体管关闭，其中电压接到存储器晶体管的悬浮源极结点来减小存储器晶体管的栅-源电压梯度； 以及在存储器晶体管施加一定量的漏极电压,降低存储器晶体管漏极和存 储器悬浮源极结点之间的电场，其中降低了存储器晶体管栅极和存储器 晶体管沟道之间的电压梯度。
21. —种存储器器件，其特征在于，包括控制存储器阵列中共享位线的方法；以及降低共享位线上位线干扰来换得共享位线上抑制干扰的增加，其中位线干扰产生的阈值偏移降低，抑制干扰产生的阈值偏移增加，以及其中存储器生命周期中由于位线干扰发生的总阈值偏移几乎等于存 储器生命周期中由于抑制干扰发生的总阈值偏移。
全文摘要
平衡非易失性存储器位线干扰的抑制干扰的方法和器件。其中由于抑制干扰产生的阈值偏移增加，由于位线干扰产生的阈值偏移降低，非易失性存储器由于抑制干扰产生在整个生命周期中产生的总的阈值偏移几乎等于非易失性存储器由于位线干扰产生在整个生命周期中产生的总的阈值偏移。
文档编号H01L29/76GK101563781SQ200780037849
公开日2009年10月21日 申请日期2007年9月28日 优先权日2007年9月25日
发明者弗雷德里克·B·詹纳 申请人:赛普拉斯半导体公司