专利名称：受应力的场效晶体管以及其制造方法
技术领域：
本发明大体上系关于受应力的场效晶体管以及其制造方法，且更 详言之，系关于嵌入之硅锗受应力的场效晶体管以及其制造方法。
背景技术：
大多数现今集成电路(integrated circuit, IC)系藉由使用多个相互连 接的场效晶体管(fieldeffecUransistor， FET)而实施，该场效晶体管也称 为金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor, MOSFET)，或者简称为MOS晶体管。FET包含栅电极作为 控制电极、及分隔开之源极和汲极电极，该源极和汲极电极之间能流 过电流。施加至该栅电极之控制电压控制电流流过该源极和汲极电极 之间的信道。
FET之增益，通常由互导(transconductance)(gm)所确定，系与晶体 管信道中之主要载子之移动率(mobility)成比例。MOS晶体管之电流载
送能力系与互导乘以该信道之宽度除以该信道之长度(gmW/I)成比例。
FET通常制造于具有(100)晶面方向(crystallographic surface orientation)
之硅衬底上，其为硅技术上所习知。对于此方向与许多其它的方向， 电洞(于P信道FET(PFET)中之主要载子)之移动率，能藉由对该信道施 加压縮纵向应力而增加。压縮纵向应力能施加于该FET的信道，其系 藉由嵌入扩张材料(如假晶(pseudomorphic)SiGe)于该硅衬底中在该晶 体管信道之端部而达成(例如，见IEEE电子装置文献(IEEE Electron Device Letters)第25巻,第4册,第191页，2004年)。硅锗(SiGe)晶体的 晶格常数大于硅晶体的晶格常数，所以嵌入之SiGe之存在导致硅基体 (matrix)之变形，因而压縮(compress)该信道区域中之硅。虽然若干技术 对嵌入SiGe为已知以提高于PFET中的主要载子电洞之移动率，但是 尚没有任何技术用嵌入的硅锗达到可能得到的增加移动率。
因此，希望提供一种场效晶体管具有提升的主要载子信道移动率。另外，希望提供一种制造具有提升的电洞移动率之P信道场效晶体管 的方法。此外，由接下来的详细说明与附加的申请专利范围，并结合 所附的图式与前述技术领域及先前技术，本发明之其它所希望的特性 与特征将变得清楚。
发明内容
本发明提供一种具有提升主要载子移动率之受应力的场效晶体 管。该受应力的场效晶体管包括硅衬底，在该硅衬底上覆有栅极绝缘 体。栅电极覆于该栅极绝缘体上，并且于该栅电极下方之硅衬底中确 定信道区域。具有第一厚度的第一硅锗区域嵌入于该硅衬底中，并接 触该信道区域。具有大于该第一厚度的第二厚度的第二硅锗区域也嵌 入该硅衬底中，并且与该信道区域分隔开。
本发明提供具有提升主要载子移动率之受应力的场效晶体管的制
造方法。该方法包括形成绝缘体上硅衬底(silicon on insulator substrate),
该衬底包括位在硅衬底上之绝缘体层上的硅层。形成栅电极覆于该硅 层上。第一未掺杂硅锗层以外延方式嵌入该硅层中，并且对齐该栅电 极。第二杂质掺杂硅锗层以外延方式嵌入该硅层中，并与该栅电极分 隔开。
上文结合随后的图式说明本发明，其中相似的组件符号表示相似 的组件，以及其中
图1示意地显示根据本发明之一个实施例之场效晶体管之剖面图2至图13示意地显示根据本发明之实施例之受应力的场效晶体 管之制造方法步骤之剖面图14至图18示意地显示根据本发明之另外的实施例之受应力的 场效晶体管之制造方法步骤之剖面图；以及
图19至图22显示根据本发明之另一实施例之受应力的P信道场 效晶体管之制造方法步骤之剖面图。
具体实施方式
以下详细说明仅为例示性质，并不欲限制本发明或本发明之应用 和使用。另外，无意由任何在前面的技术领域、先前技术
发明内容
或以下的实施方式中所提出之明示或暗示的理论来束缚本发明。图1示意地显示根据本发明之一个实施例之场效晶体管(FET)20(特别是P信道FET(PFET))之剖面图。FET20包含硅衬底22， 该硅衬底22具有栅极绝缘体23形成于该衬底表面。栅电极24覆于该 栅极绝缘体23上。该栅电极确定在该衬底表面并位于该栅电极下方之 晶体管信道26之位置。较佳未掺杂硅锗(SiGe)之浅区域28被嵌入该硅 衬底中且相当接近该晶体管信道之边缘。较佳原位(in situ)杂质掺杂 SiGe之较深区域30被嵌入该硅衬底中于与该信道区域更分隔开的位 置。该二个嵌入之SiGe区域共同给予单轴(uniaxial)压縮应力于该信道 区域26，如箭头32所表示，该压缩应力提升于该信道中之主要载子电 洞之移动率。该浅的嵌入硅锗区域将之该应力引发材料(stress inducing material)定位于相当接近该信道区域，但因为此硅锗区域系未被掺杂， 因此没有硼掺杂物侵入延伸区之不利的影响，并因此降低装置短信道 效能。该较深的嵌入硅锗区域有效地对信道区域施加应力；该杂质掺 杂系与该信道分隔开，并因此避免信道侵入(channel encroachment),以 及该杂质掺杂用来形成该晶体管之源极34与汲极36。使用选择性生长 外延SiGe(其于原位掺杂有硼，举例而言，藉由添加如二硼烷(diborane) 之杂质掺杂气体至外延生长反应物中)省去离子植入步骤。该于原位杂 质掺杂省去制程步骤，但是应变保留系于原位掺杂的更重要的优点。 应变SiGe区域之离子植入具有导致于SiGe区域中应变之松弛之不利 的影响。于该嵌入区域中应变之松弛劣化由该嵌入之应变引发区域所 达成之移动率提升。由于该源极与汲极区域之于原位掺杂，因此免除 了对这些区域进行离子植入之需要，并且保留了与该些嵌入区域相关 之应变。按照本发明之实施例，于PFET的信道中之载子之移动率系由 浅的紧邻未掺杂SiGe区域与由较深的原位掺杂SiGe区域之结合效果 而提升，该浅的紧邻未惨杂SiGe区域定位成相当对齐该栅电极，而该 较深的原位掺杂SiGe区域系由源极/汲极离子植入而松弛。如下更完全 说明，PFET20能形成于块体(bulk)硅区域中、在绝缘体上覆薄硅层(thin siliconlayer on insulator, SOI)中、或者于支撑该SOI之该衬底中。图2至图13示意地显示根据本发明之实施例之受应力的P信道场效晶体管40之制造方法步骤之剖面图。制造场效晶体管之各种步骤系众所周知，因此为了简洁之目的，许多习知步骤于此仅会简单论述或将其全部省略而不提供众所周知的制程细节。PFET 40能为集成电路的 一部分，该集成电路包括大量的PFET以及N信道FET(NFET)，虽然 于此例示的实施例中仅显示了单一场效晶体管。其它用于该集成电路 中之晶体管能包含受应力以及未受应力的晶体管。如图2中所示，根据本发明之实施例之受应力的FET40之制造从 提供半导体衬底42开始。该半导体衬底较佳为单晶硅衬底，其中此处 所使用之用语"硅衬底"包含典型使用于半导体工业之相当纯的硅材 料。硅衬底42可能为块体硅晶圆、或者如此所显示的(但不限于此)为 SOI晶圆，该SOI晶圆包含于绝缘层46上之薄硅层44，该绝缘层46 依序由硅载体晶圆48所支撑。较佳该硅晶圆具有(100)或(110)方向。该 薄层44之厚度视被实施之集成电路之类型而定，举例而言，该厚度可 为大约50至120奈米(nm)。该薄硅层44之显示部分50系掺杂有N型 杂质掺杂物。该部分50能被掺杂至适当的导电率(conductivity)，例如， 藉由离子植入。形成浅沟槽隔离(Shallow Trench Isolation, STI)52以使 个别装置彼此电性隔离。如众所周知，能使用许多制程以形成STI52， 所以该些制程于此不须详加论述。 一般而言，STI包含浅沟槽，该浅沟 槽被蚀刻至该半导体衬底之表面中，并且该浅沟槽随后被填入有绝缘 材料。该STI52较佳延伸穿过该薄硅层之厚度至下方之绝缘体46。在该沟槽被填入有绝缘材料后，该表面通常用例如化学机械平坦化 (Chemical Mechanical Planarization, CMP)制禾呈而平坦化。该方法继续如图3中所显示，根据本发明之一实施例，形成栅极 绝缘体54在硅层44之表面56。栅极绝缘体54可能为氧化硅、高介电 常数绝缘材料、或类似物，并且能具有例如大约1至5nm之厚度，虽 然某些装置将需要较薄或较厚的栅极绝缘体与/或由相同或不同的材料 之多层形成之栅极绝缘体。较佳栅极绝缘体54是由硅层44之热氧化 作用而形成之二氧化硅。或者，栅极绝缘体54可能由化学气相沉积 (Chemical Vapor Deposition, CVD)或化学气相沉积之变化之其中一者例 如低压化学气相沉积(Low Pressure Chemical Vapor Deposition,7LPCVD)、电浆增强化学气相沉积(Plasma Enhanced Chemical VaporDeposition, PECVD)、或类似者所形成。该栅极绝缘体层形成后，接着沉积栅电极形成材料层58与盖层(cappinglayer)60。较佳该栅电极形成材料是未掺杂的多晶硅，其系由CVD沉积至大约100奈米的厚度，而该盖层是由LPCVD沉积之氮化硅至大约30奈米的厚度。能例如藉由
硅烷(SiH4)之还原而沉积该多晶硅，以及能例如藉由二氯硅垸(SiH2Cl2)
与氨之反应而沉积该氮化硅。
该方法继续由图案化栅电极形成材料层58与盖层60而形成栅电极62，如图4中所显示。此二层能使用习知的光学微影与蚀刻技术而图案化和蚀刻。例如，能藉由使用Cl或HBr/02化学作用之电浆蚀刻而蚀刻该多晶硅层，以及能使用CHF3、 CFa或SF6化学作用而电浆蚀刻该氮化硅。该栅电极62之侧壁64与该薄硅层44之暴露表面被热氧化以生长薄二氧化硅层66。该薄二氧化硅层能为3至4奈米厚，并用以保护在该栅电极62之基底之薄栅极氧化物之边缘并分隔该多晶硅与随后步骤中待沉积之各层。栅电极62确定该FET的信道区域68为在该栅电极下方之该薄硅层44之一部分。
依据本发明之一个实施例之方法继续如图5所示，在该栅电极62之侧壁64上形成可弃式(disposable)侧壁间隔件。藉由沉积譬如氮化硅层之侧壁形成材料层70而在栅电极62上形成侧壁间隔件。能藉由LPCVD沉积例如大约8至18奈米厚度之氮化硅，系沉积在剩余部分之盖层60与薄二氧化硅层66上。
可弃式侧壁间隔件72之形成系如图6所显示，其藉由反应性离子蚀刻(RIE)之非等向性蚀刻层70而形成。该RIE留下具有大约7至15奈米厚度之侧壁间隔件72于该栅电极62之侧上。该侧壁间隔件、盖层60与STI 52用作为蚀刻掩膜，以及凹槽74被蚀刻入该薄硅层44之表面中。该些凹槽系藉由使用HBr/02与Cl化学作用之电浆蚀刻而蚀刻至大约40奈米之深度。该些凹槽系被蚀刻于将要成为该场效晶体管之源极与汲极区域中。该些凹槽系自行对齐该栅电极，并相当接近该信道区域68之端部。该集成电路之其它未打算形成凹槽之部分能藉由图案化之光阻层(未图标)而在该电浆蚀刻期间被掩膜。
该些凹槽74被填入有未掺杂的应力引发材料层76，如图7中所示。
8该应力引发材料能为任何假晶(pseudomorphic)材料，其具有与硅之晶格常数不同之晶格常数，并能够生长于该硅层上。该二种并置(juxtaposed)材料于晶格常数之差异于主体(host)材料中产生应力。举例而言，该应力引发材料可能为单晶硅锗(SiGe)，其具有大约10至35原子百分比的锗，且较佳为大约20至35原子百分比的锗。较佳该应力引发材料系藉由选择性生长制程而外延生长至足够填满该些凹槽之厚度。以选择性方式外延成长这些材料在硅主体上之方法为众所周知，并不需要于此论述。SiGe较硅具有较大的晶格常数，并且压縮纵向应力(compressive longitudinal stress)施力Q到晶体管信道。该压縮纵向应力增加于信道中之电洞的移动率，并因此改进P信道场效晶体管之效能。
第二层可弃式侧壁间隔件材料(未显示)，譬如氮化硅层，系全面性沉积(blanket deposited)覆于该栅电极结构和先前生长的硅锗区域76上。该第二层被非等向性蚀刻以形成第二可弃式侧壁间隔件78覆于侧壁间隔件72上，如图8所示。侧壁间隔件72加上侧壁间隔件78之结合厚度较佳是大约23至30奈米。第二凹槽80被电浆蚀刻入该薄硅层44与SiGe区域76中，使用该盖层60、侧壁间隔件78与STI 52作为蚀刻掩膜。如前面所述，该集成电路之其它未打算形成凹槽之部分于电浆蚀刻期间能藉由图案化之光阻层(未显示)而被掩膜。该电浆蚀刻持续进行直到该凹槽具有至少大约80至100奈米的深度为止，但是在该凹槽延伸完全穿透该薄硅层44之厚度到达下方之绝缘体层46之前即终止。硅层44之至少一薄部分保持于该凹槽80之底部。该薄剩余部份将作为核心层(nucleating layer)，用于后续之应力引发材料之生长，如下文说明。凹槽80系因此自行对齐栅电极60和信道区域68，但与该栅电极60和信道区域68分隔开。
如图9所显示，依据本发明之实施例，凹槽80被填满有应力引发材料82。如同应力引发材料76，应力引发材料82能为任何假晶材料，其具有不同于硅之晶格常数之晶格常数，并能生长于该硅层上。较佳该应力引发材料相同于应力引发材料76，并且以与应力引发材料76相同的生长方式生长。举例而言，应力引发材料82可为单晶硅锗(SiGe)，其具有大约10至35原子百分比的锗，且较佳为大约20至35原子百分比的锗。该SiGe能生长成至少填满凹槽80之足够厚度，并且较佳地用硼进行杂质掺杂至大约lxl(^至3xl0"cm—s的掺杂浓度范围。
在SiGe材料82选择性生长后，侧壁间隔件72、 78与盖层60脱 离该装置，如图10中所显示。使用栅电极62与STI 52作为离子植入 掩膜，硼离子被植入于薄硅层44、 SiGe区域76与SiGe区域82之暴 露部分中以形成源极与汲极延伸区与环状植入物(HALO implant)84。该 植入物形成浅的杂质掺杂区域接近该硅与硅锗区域之表面。该集成电 路之未被植入有硼离子之部分(譬如IC之NFET部分)能用图案化之光 阻层(未显示)掩膜。
如图11所示，另外的氮化硅层或其它侧壁间隔件形成介电材料(未 显示)系全面性沉积于栅电极62及STI 52、薄硅层与SiGe外延区域之 表面之上。该另外的侧壁间隔件形成材料层被非等向性蚀刻，举例而 言，藉由反应性离子蚀刻，以在栅电极62之侧壁66上形成持久性 (permanent)侧壁间隔件86。该持久性侧壁间隔件和STI 52能用作为离 子植入掩膜以植入额外的P型杂质掺杂物离子于SiGe区域82中。再 次地，该IC之该等未接收任何额外的P型杂质离子之部分能由图案化 之光阻层所掩膜。接着该额外的离子植入，若使用此种植入物，则该 装置受到热退火，较佳为快速热退火(Rapid Thermal Anneal, RTA)。该 RTA活化任何已进行之离子植入，并且导致掺杂物杂质从原位掺杂 SiGe区域82扩散出以形成源极区域90和汲极区域92。
也能使用侧壁间隔件86以形成自行对齐之硅化物区域，该硅化物 区域接触该源极区域、汲极区域、与栅电极，作为第一步骤提供电性 接触至各种装置区域。如图12所显示，硅化物形成金属层94，如钴、 镍、钛或类似者之层，被沉积于图ll之装置结构之表面之上。加热该 硅化物形成金属层以使该金属与下方之硅或硅锗反应，以分别形成金 属硅化物电性接触件96、 97、 98至该源极区域、汲极区域与栅电极， 如图13所显示。未与硅或硅锗接触之金属，譬如位于STI 52上或侧壁 间隔件86上之金属，不起反应，并且随后能藉由在H2CVH2S04或 HN03/HC1溶液中清洗而予以去除。
于前面说明中在蚀刻凹槽80与生长深的杂质掺杂SiGe区域之前， 先蚀刻凹槽74以及生长浅的嵌入SiGe区域76。如于图14至图18中
10剖面图所显示，依据本发明之另一实施例，这些方法歩骤之顺序能够
颠倒。依照本发明之此实施例，制造PFET140之方法开始于如图2至 图4所显示之相同方式。如图14所示，譬如氮化硅层之侧壁间隔件形 成材料层170沉积于图4之结构上。该氮化硅层应具有大约20至30 奈米之厚度。
如图15所显示，层170被非等向性蚀刻以于该栅电极62之边缘 上形成侧壁间隔件172。该侧壁间隔件172与STI 52与盖层60 —起用 来形成蚀刻掩膜，并且凹槽174被电浆蚀刻入薄硅层44之表面中。凹 槽174能具有至少80至100奈米之深度，但是在该凹槽延伸整个穿过 该薄硅层44之厚度到达下方之绝缘体层46之前被终止。硅层44之至 少一薄部分保持于该凹槽之底部。凹槽174因此自行对齐栅电极62与 信道区域68，但该栅电极62与信道区域68由一厚度分隔开，该厚度 系取决于侧壁间隔件172之宽度。
藉由选择性生长譬如SiGe层176的嵌入之应力引发材料外延层而 填满凹槽174，如图16所显示。较佳该SiGe包括大约10至35原子百 分比的锗，且更佳包括大约20至35原子百分比的锗。同样情况，该 SiGe较佳用硼进行原位杂质掺杂至大约1><102()至3xl02Qcm—3的浓度。 层176可于外延生长该SiGe期间藉由加入例如二硼烷于反应物流 (reactant flow)而于原位被掺杂。
接着SiGe层176之选择性外延生长，侧壁间隔件172被移除，而 具有厚度少于该侧壁间隔件172之厚度的新侧壁间隔件178形成于栅 电极62之侧壁上。侧壁间隔件178系以与前面所述之侧壁间隔件72 相同的方式形成。侧壁间隔件178能以氮化硅或其它介电材料形成， 并且较佳具有大约7至15nm之厚度。侧壁间隔件178、盖层60与STI 52被用来作为蚀刻掩膜，并且浅凹槽180被电浆蚀刻入SiGe层176 之表面中，如图17所示。凹槽180较佳具有大约40nm之深度。
藉由选择性生长譬如SiGe层182的嵌入之未掺杂应力引发材料外 延层而填满凹槽180，如图18所显示。较佳该SiGe包括大约10至35 原子百分比的锗，且更佳包括大约20至35原子百分比的锗。该未掺 杂的SiGe自行对齐该栅电极，以及相当接近该信道68之端部。PFET 140之进一步制程以如图10至图13所示相同方式进行。图19至图22显示根据本发明之另一实施例之受应力的PFET 240 之制造方法步骤之剖面图。根据本发明之此实施例，受应力的PFET 240 制造于绝缘体上硅(Silicon on Insulator, SOI)半导体衬底的支撑衬底中。 PFET240之制造方法开始于提供半导体衬底242。如图19所显示，半 导体衬底242包括覆于绝缘体层246上之薄硅层244，该绝缘体层246 依序覆于单晶硅衬底248上。硅层244与硅衬底248能为(100)或(110) 结晶方向之其中一者，但较佳该硅层244为(100)结晶方向而该硅衬底 248为(110)结晶方向。电洞移动率于硅的(110)方向中较于硅的(100)方 向中为大，而电子移动率相反，其在硅的(100)方向要大于硅的(110)方 向。浅沟槽隔离区域252是形成于该薄硅层中，并且较佳延伸穿过该 层244之厚度至该绝缘体246。该STI能以如上述图2中所述之相同方 式形成。
如图20所显示，凹槽254被蚀刻穿过该STI区域之其中一者并穿 过绝缘体层246，以暴露硅衬底248之一部分256。图案化之光阻层(未 显示)能用作为蚀刻掩膜以确定该蚀刻区域。虽然受应力的PEFT能依 据显示于上述图2至图13或图14至图18中类似方法制造于暴露部分 256中，但是较佳为选择地生成长外延硅层258填满凹槽254，如图21 中所显示。可藉由熟悉此项技艺者所熟知之技术，使用暴露部分256 以令具有与硅衬底248相同之结晶方向之单晶生长作为核心而选择性 地生长硅层258。用外延硅填满该凹槽254提供大体上平坦表面260， 用于随后在外延硅与于剩余的硅层244 二者中制造晶体管。硅层258 有效地变成该硅衬底248之延伸区，具有相同的结晶方向，并且较佳 是(110)结晶硅方向。具有(110)衬底或衬底延伸区允许制造其为混合定 向晶体管(Hybrid Orientation Transistor, HOT)之PFET。 HOT装置具有 对于(110)衬底上可用之PFET提升电洞移动率的优点，而NFET被制 造于具有(100)结晶方向之薄硅层中，其中电子具有相当高移动率。
如图22所显示，依据本发明之实施例，P信道HOT 290制造于硅 层258中。HOT 290能依据显示于图2至图13中的方法或依据显示于 图14至图18中的方法制造。HOT 290包括有栅极绝缘体层294、形成 于该栅极绝缘体上之栅电极296、在栅电极296下方的信道区域297、 生长于凹槽300中的第一嵌入之未掺杂外延硅锗层298、及形成在第二凹槽304中的第二杂质掺杂的嵌入外延硅锗层302。此外，依据本发明 之另一实施例，受应力的PFET 292能依据图2至图13所显示之方法 或者依据图14至图18所显示之方法制造于薄硅层244中。此外，虽 然未予显示，其它的PFET与NFET(其系受应力或非受应力的其中任 一情况)，如必要时能制造于薄硅层244中以实施所希望的集成电路功 能。
虽然于上述详细说明中已提出了至少一个例示实施例，但是应了
解到存在着大量的变化。也应该明白该例示实施例或者该等例示实施
例仅为例子，并不欲限制本发明之范畴、可应用性与组构于任何方式。
更确切地说，该前述之详细说明将提供熟悉此项技术者实施该例示实
施例或该等例示实施例之便利的指引。应该了解在组件之功能和配置
上能够作各种改变而不会偏离本发明之范畴，如提出于所附申请专利 范围与其合法的等效者。
1权利要求
1.一种受应力的场效晶体管(40)，包括硅衬底(44)；栅极绝缘体(54)，覆于该硅衬底上；栅电极(62)，覆于该栅极绝缘体上；信道区域(68)，在该硅衬底中且位于该栅电极下方；第一嵌入硅锗区域(76)，具有第一厚度且接触该信道区域；以及第二嵌入硅锗区域(82)，具有大于该第一厚度的第二厚度且与该信道区域分隔开。
2. 如权利要求l所述的受应力的场效晶体管，其中，该第一嵌入硅锗 区域(76)包括未掺杂的外延生长硅锗层。
3. 如权利要求2所述的受应力的场效晶体管，其中，该第二嵌入硅锗 区域(82)包括杂质掺杂的外延生长硅锗层。
4. 一种用于制造受应力的场效晶体管(40)的方法，该受应力的场效晶 体管包含单晶硅衬底(44)，该方法包括下列步骤沉积与图案化覆于该硅衬底上的多晶硅层(58)，以形成栅电极 (62)，该栅电极确定位于该硅衬底中该栅电极下方的信道区域(68); 沉积第一层的间隔件形成材料(70)覆于该栅电极上； 非等向性蚀刻该第一层以于该栅电极上形成第一侧壁间隔件(72);使用该栅电极与该侧壁间隔件作为蚀刻掩膜来蚀刻第一凹槽(74)至该硅衬底中；在该第一凹槽中外延生长第一嵌入硅锗层(76); 在该第一侧壁间隔件上形成第二侧壁间隔件(78);使用该栅电极与该第二侧壁间隔件作为蚀刻掩膜来蚀刻第二凹 槽(80)至该硅衬底中；在该第二凹槽中外延生长第二嵌入硅锗层(82);以及形成电性接触件(96、 97、 98)至该栅电极及至该第二嵌入硅锗层。
5. 如权利要求4所述的方法，其中，外延生长第一嵌入硅锗层(76:)的 该歩骤包括外延生长第一未掺杂的嵌入硅锗层的步骤，以及其中，外 延生长第二嵌入硅锗层(82)的该步骤包括外延生长杂质掺杂的嵌入硅 锗层的步骤。
6. 如权利要求4所述的方法，其中，外延生长第一嵌入硅锗层(76:)的步 骤包括外延生成接触该信道区域的第一嵌入硅锗层的步骤。
7. 如权利要求6所述的方法，其中，外延生长第二嵌入硅锗层(82)的步 骤包括外延生长与该信道区域分隔开的嵌入硅锗层的步骤。
8. 如权利要求4所述的方法，其中，外延生长第一嵌入硅锗层(76)的步 骤包括外延生长具有第一厚度的第一嵌入硅锗层的步骤，以及其中， 外延生长第二嵌入硅锗层(82)的步骤包括外延生长具有第二厚度的第 二嵌入硅锗层的步骤，该第二厚度大于该第一厚度。
9. 一种用于制造受应力的场效晶体管(40、 140)的方法，包括下列歩骤形成绝缘体上硅衬底(42)，该衬底包括位于硅衬底(48)上的绝缘 体层(46)上的硅层(44);形成栅电极(62)覆于该硅层上；外延生长第一未掺杂硅锗层(76、 182)，该第一未掺杂硅锗层嵌 入至该硅层中且对齐该栅电极；外延生长第二杂质掺杂硅锗层(82、 176)，该第二杂质掺杂硅锗 层嵌入至该硅层中且与该栅电极分隔开。
10. 如权利要求9所述的方法，其中，外延生长第一未掺杂硅锗层(182) 的步骤包括外延生长嵌入至该硅层与该第二杂质掺杂硅锗层(176)的一 部分中的第一未掺杂硅锗层的步骤。
全文摘要
本发明提供一种受应力的场效晶体管(40)以及其制造方法。该场效晶体管(40)包括硅衬底(44)，在该硅衬底上覆有栅极绝缘体(54)。栅电极(62)覆于该栅极绝缘体上，并且确定信道区域(68)于该栅电极之下方的该硅衬底中。具有第一厚度的第一硅锗区域(76)系嵌入该硅衬底中，并接触该信道区域。具有第二厚度的第二硅锗区域(82)也嵌入该硅衬底中，该第二厚度大于该第一厚度，并且该第二硅锗区域与该信道区域分隔开。
文档编号H01L21/336GK101632159SQ200780040230
公开日2010年1月20日 申请日期2007年9月24日 优先权日2006年9月28日
发明者A·M·魏特, S·卢宁 申请人:先进微装置公司