专利名称：半导体组件封装结构及其方法
技术领域：
本发明是关于一种半导体组件封装结构，特别是关于一种具有良好热膨胀系数匹配(good CTE matching)的半导体组件多晶封装结构及其方 法，此多晶封装结构可避免于制程期间产生的晶粒移位以及翘曲问题进而 简化制程。
背景技术：
近年来，高科技电子制造工业推出了更多丰富功能及人性化的电子产 品。半导体科技的高速发展引导了众多的进展，如半导体封装尺寸的缩减、多针脚(multi-pin)的采用、微间距(fine pitch)的采用以及电子组件的小型化(minimization)等。晶圆级封装(Wafer Level Package,WLP)的目的以及优点包含了减少制造成本、降低由较短导线径(conductive line path)所产生的寄生电容(parasitic capacitance) 及寄生电感(parasitic inductance)效应、及取得较佳的信号噪声比(Signal to Noise Ratio, SNR)。在半导体组件的领域中，组件的密度是不断的增加而组件的尺寸则持续縮小。为了符合上述情形，高密度组件的封装技术或连接技术的需求也持续增长。 一般来说，在覆晶连接方法(flip chip attachment method) 中，焊锡凸块(solder bump)的阵列是形成于晶粒的表面上。焊锡凸块 的排列可利用一焊锡混合材料(solder composite material)通过一锡 球掩膜(solder mask)来形成一由焊锡凸块所排列成的所需图案。芯片 封装的功能包含电源分配(power distribution),信号分配(signal distribution),散热(heat dissipation)、保护及支撑等。由于半导体 结构趋向复杂化，而一般传统技术，例如导线架封装(lead frame package)、软性封装(f lex package)、刚性封装(rigid package)技术， 已无法达成于晶粒上产生具有高密度组件的小型晶粒。在制造方法中，晶圆级封装技术是为进阶的封装技术，其中晶粒是于 晶圆上制造及测试，并且进行分割(dicing)成为个别晶粒(singulated)， 以利于在表面粘着线(surface-mount line)内组装。由于一般封装技术 必须先将晶圆上的晶粒分割为个别晶粒，再将晶粒分别封装，因此上述技 术的制程十分费时。因为晶粒封装技术与集成电路的发展有密切关联，因 此当电子组件的尺寸要求越来越高时，封装技术的要求也越来越高。基于 上述的理由，现今的封装技术己逐渐趋向采用球门阵列封装(ball grid array, BGA)、覆晶球门阵列封装(flip chip ball grid array, FC-BGA)、 芯片尺寸封装(chip scale package, CSP)、晶圆级封装的技术。应可理 解"晶圆级封装"指晶圆上所有封装及交互连接结构，并包含于切割 (singulation)为个别晶粒前所进行的其它制程步骤。 一般而言，在完 成所有装酉己希U禾呈(assembling processes)或圭寸装审U禾呈(packaging processes)之后，个别半导体封装是由具有多个半导体晶粒的晶圆中所分离出来的。上述晶圆级封装具有极小的尺寸及良好的电性。晶圆级封装技术是为进阶的封装技术，其中晶粒是于晶圆上制造及测 试，并且进行分割成为个别晶粒，以利于在表面粘着线内组装。由于晶圆 级封装技术是利用整个晶圆为主体，而非利用单一芯片(chip)或晶粒 (die),因此进行分割制程之前，须先完成封装与测试。再者，晶圆级封装是为进阶技术，因此可忽略金线接合(wire bonding)、晶粒粘着及底 部填充。利用晶圆级封装技术，可降低成本及制造时间，并且晶圆级封装 的最终结构可与晶粒相当，因此上述技术可符合将电子组件微型化(miniaturization)的需求。虽然晶圆级封装技术具有上述的优点，仍有一些待克服的问题影响了 晶圆级封装技术的接受度。举例来说，晶圆级封装结构材料间的热膨胀系 数不匹配(CTE mismatching)是为造成结构机械不稳定(mechanical instability)的另一关键因素。美国专利2 005/0124093号揭 露了一种具有热膨胀系数不匹配问题的封装结构。其是因为上述先前技术 使用封胶包覆硅晶粒。如众所周知，硅材料的热膨胀系数(CTE)为2 . 3 ， 但封胶的热膨胀系数是介于2 0至1 8 0之间。由于化合物以及介电层的 材料的固化温度较高，上述排列将使芯片于制程中移位，而互连垫(inter-connecting pads)也将移位，进而引起产能以及性能上的问题。 于温度循环(temperature cycling)中返回原本的位置具有相当的难度(当固化温度接近或高于玻璃转移温度(Glass Transition Temperature, Tg)时，其是由环氧树脂的属性所引起)。因此，先前技术的封装结构无 法于大尺寸上加工，并具有较高的制造成本。再者， 一些技术上的问题包含了直接形成于衬底的上表面的晶粒的处理。如众所周知，半导体晶粒垫是于包含一重布层(RDL)的重新分配过 程中重新分配为一区域阵列式的多个金属垫。上述增层(build叩layer) 将增加封装的尺寸。因此，封装的厚度也增加了。上述情形可能与减少芯 片尺寸的需求产生冲突。另外，上述先前技术具有为了形成面板式封装(panel type package) 而采用复杂制程的缺点。其需要铸模工具(mold tool)包覆以及灌入 (injection)封胶材料。由于化合物热固化后的翘曲，故晶粒以及化合 物的表面将不太可能控制于同等程度，可能需要化学机械研磨(chemical mechanical polishing, CMP)制程来处理表面不平处。因而增加了成本。鉴于上述提及的观点，本发明提供了一种具有良好热膨胀系数性能以 及缩小尺寸的半导体组件封装结构以克服上述问题并于温度循环中提供 更佳的基板层级可靠度测试(board level reliability test)。发明内容在此，本发明将详细的叙述一些较佳实施例。然而，值得注意的是除 了这些明确的叙述外，本发明可以实施在其它广泛范围的实施例中。本发 明的范围不受限于上述实施例，其当视本发明的权利要求范围而定。本发明的一目的是在于提供一种半导体组件多晶封装结构及其方法， 可简化制程，并可方便控制组件表面的粗糙度(roughness)以及晶粒粘 着材料的厚度。本发明的另一目的是在于提供一种半导体组件多晶封装结构及其方法，可于制程中避免晶粒移位的问题。本发明的再一目的是在于提供一种半导体组件多晶封装结构及其方法，可于制程中免除灌胶模具(injection mold tool)的需求。本发明的又一目的是在于提供一种半导体组件多晶封装结构及其方 法，可于制程中避免翘曲的问题。本发明的再一目的是在于提供一种半导体组件多晶封装结构及其方 法，可免除化学机械研磨(CMP)制程处理组件表面的必要性。本发明提供一种半导体组件多晶封装结构，包含一上表面内具有至少 一预形成的晶粒容纳凹槽以及端点金属接垫的衬底；至少一第一晶粒粘着 配置于上述晶粒容纳凹槽之内； 一第一介电层形成于第一晶粒与衬底之上 并填满于第一晶粒以及衬底的晶粒容纳凹槽的侧壁间的间隙，用以吸收其中的热机械应力(thermal mechanical stress); —第一重布层形成于第 一介电层之上并耦合至第一晶粒； 一第二介电层形成于第一重布层之上； 一第二晶粒配置于第二介电层之上，并由上方具有通孔的粘合膏(core pastes)环绕于其周围； 一第二重布层形成于上述粘合膏之上以填满上述 通孔并耦合至第二晶粒；及一第三介电层形成于第二重布层之上；其中第 一晶粒及第二晶粒分别具有多个接垫耦合至第一重布层及第二重布层以 由通孔而互相达成电性连接。其中还包含由该第一重布层及第二重布层耦合至该第一晶粒及该第 二晶粒的连接金属。其中还包含一覆盖层形成于该衬底的下表面上。其中还包含多个焊锡凸块形成于该连接金属上。粘着材料形成于该第一晶粒及该衬底之间。 其中该第一晶粒粘着材料的材质包含弹性材料。其中还包含一第二晶粒粘着材料形成于该第二晶粒及该第二介电层 之间。其中该第二晶粒粘着材料的材质包含弹性材料。其中还包含一晶种金属层溅镀于该第一重布层及该第二重布层中。 本发明提供了一种形成一半导体组件多晶封装的方法，包含提供一上 表面内具有一预形成的晶粒容纳凹槽以及端点金属接垫的衬底；利用一拣 选配置精细对准系统(pick and place fine alignment system)重新分 布好的晶粒(即通过测试的晶粒)于一具有所需间距的晶粒重布工具(die redistribution tool)上，其中上述晶粒重布工具包含对准图形(alignment pattern),位于其上的图开》胶(pattern glues),及粘贝占于 图形胶上的第一晶粒的主动面(active surface);粘贴一第一晶粒粘着 材料于晶粒的背面；连接衬底于晶粒的背面上并固化；之后，将粘着材料 印刷于载具(carrier tool)的周围区域以粘接上述衬底；接着，将上述 载具与衬底分开；于第一晶粒及衬底上涂布一第一介电层，并由真空程序(vacuum procedure)填满第一晶粒及晶粒容纳凹槽侧壁间的间隙；于第 一晶粒的输入/输出垫(I/O pads)及衬底上表面的接触垫上形成开口(opening);形成一第一重布层于第一介电层之上并耦合至第一晶粒；形 成一第二介电层用以覆盖第一重布层；粘贴一第二晶粒于第二介电层之 上，并由具有通孔的粘合膏覆盖于其上；形成一第二重布层以耦合至第二 晶粒并填满通孔以与第一重布层形成电性连接；并形成一第三介电层于第二重布层之上；其中第一晶粒及第二晶粒分别具有多个接垫耦合至第一重布层及第二重布层以由通孔而互相达成电性连接。在下列叙述中，各式特定细节是用以提供本发明实施例的通盘了解。 本发明将配合其较佳实施例与后附的附图详述于下，应理解的是本发明中 所有较佳实施例仅为例示之用，并非用以限制本发明。熟的该项技术者亦 应理解，本发明的实施不须一或多特定细节，.或其它特定方法、组件或材料等。
由参考下列详细叙述，将可以更快地了解上述观点以及本发明的优点，并且由下面的描述以及附图，可以更容易了解本发明的精神。其中图1是为根据本发明的具有堆栈芯片的半导体组件封装的剖面图； 图2是为根据本发明的具有堆栈芯片以及多个锡球的半导体组件封 装的剖面图；图3是为根据本发明的一实施例的具有并排结构的半导体组件封装 的剖面图；图4是为根据本发明的另一实施例的具有并排以及堆栈结构的半导 体组件封装的剖面图；图5 (a)是为根据本发明的半导体组件多晶封装的一实施例的剖面图；图5 (b)是为根据本发明的具有一预形成的晶粒容纳凹槽的衬底的 半导体组件多晶封装的剖面图；图6 (a)至图6 (c)是为根据本发明的衬底以及工具的组合的剖面图；图7是为根据本发明的衬底以及工具的组合的俯视图； 图8是为根据本发明的粘贴于印刷电路板或母板的多晶封装的组合 的剖面图。主要组件符号说明10 0:半导体组件封装10 2:衬底10 4:第一晶粒10 5:晶粒容纳凹槽10 6:第一晶粒粘着材料10 8:输入/输出垫110:第一介电层112:端点金属接垫114:第一重布层116:第二介电层118:第二晶粒粘着材料12 0:第二晶粒12 2:连接垫12 4:粘合膏12 6:通孔12 8:第二重布层130 :第三介电层132 :端点垫134 :覆盖层136 :切割道138 :焊锡凸块300 :并排结构400 :堆栈结构600 :周围区域602 :玻璃载具604 :粘着材料800 :印刷电路板封装804 :娃晶粒810 :介电层814 :重布层金属824 :间隙832 :球下金属层838 :晶粒垫840 :印刷电路板842 :金属垫具体实施方式
本发明揭露了一种半导体组件封装结构，此组件利用了一具有业己定义端点金属接垫形成于其上的衬底且此衬底中具有一预设的凹槽。 一晶粒是由粘着而配置于晶粒容纳凹槽之内。 一感光材料(photosensitive material)是涂布于上述晶粒以及预形成的衬底上。较佳的情况下，上述 感光材料是由弹性材料所形成。参考图1 ，其是为根据本发明的半导体组件封装的剖面图。此半导体 组件封装l 0 0包含 一衬底l 0 2; —第一晶粒l 0 4; —第二晶粒l2 0; —晶粒容纳凹槽l 0 5; —第一晶粒粘着材料l 0 6; —第二晶粒粘着材料l 1 8; —第一介电层l 1 0、 一第二介电层l 1 6及一第三介电层1 3 0 ;粘合膏12 4; —通孔126; —第一重布层1 1 4 ; 一第二重布层12 8; —覆盖层134;端点垫132;及多个锡球138。 在图1中，衬底1 0 2具有一预形成于衬底1 0 2的上表面内的晶粒 容纳凹槽1 D 5 ，用以配置一第一晶粒10 4。 一覆盖层1 3 4是形成于 衬底l 0 2的下表面上，以便于制作激光标记(laser mark)或加以保护。 覆盖层1 3 4的材料包含了环氧化物。第一晶粒l 0 4是配置于衬底1 0 2上的晶粒容纳凹槽1 0 5内，并 由第一晶粒粘着材料l 0 6 (弹性材料为较佳)而固定。如了解，多个连 接垫l 0 8是形成于第一晶粒1 0 4的上表面内。 一第一介电层l 1 0是 形成于第一晶粒l 0 4之上并填满于第一晶粒1 0 4以及晶粒容纳凹槽 1 0 5的侧壁间的间隙。多个开口是由光刻制程(lithography process) 或曝光与显影步骤(exposure and develop procedure)形成于第一介电 层l 1 0之内。上述多个幵口是分别与连接垫或输入/输出垫l 0 8以及 端点金属接垫l12对准的。第一重布层l 1 4，亦称为导电布线(conductive trace) 114， 是由选择性的移除形成于第一介电层l1O上的所特定的部分金属层(晶 种层，seed layer)而形成于第一介电层1 1 0之上，其中第一重布层1 1 4是通过输入/输出垫l 0 8以及端点金属接垫1 1 2而与第一晶粒10 4保持电性连接。第一重布层l 1 4的部分材料将填满第一介电层1 1 0内的幵口。接着，第二介电层l 1 6是形成于第一介电层1 1 0以及第 一重布层l 1 4之上，换言之，第二介电层l 1 6是填入第一重布层1 1 4间的空间。在将一第二晶粒粘着层l 1 8约略对准第一晶粒1 0 4并粘贴至第 二介电层l 1 6之上后， 一第二晶粒l 2 0是配置于第二介电层1 1 6之 上，上述晶粒粘着层l18以及第二介电层116可为相同材料。如了解， 多个连接垫l 2 2是形成于第二晶粒1 2 0的上表面内。粘合膏l 2 4是 形成于第二晶粒l 2 0之上并填入第二晶粒1 2 O下表面下除第二晶粒 粘着材料l 1 8以外的间隙。多个开口是由光刻制程或曝光与显影步骤或 激光钻孔制程(laser drill process)形成并对准连接垫或输入/输出垫 12 2。需注意的是，粘合膏l 2 4另外具有一通孔1 2 6形成于其上， 可用与第一重布层l 1 4保持连接。 一第二重布层l 2 8是形成于粘合膏1 2 4之上并填入通孔1 2 6之内以耦合至第一重布层1 1 4。换句话 说，第一重布层l 1 4以及第二重布层1 2 8可由第二重布层1 2 8而填 满通孔1 2 6并与对方保持电性连接。第一重布层1 1 4以及第二重布层1 2 8是分别耦合至第一晶粒1 0 4以及第二晶粒12 0，而第一晶粒1 0 4以及第二晶粒1 2 0是由通孔1 2 6与第一重布层1 1 4以及第二重布层l 2 8保持连接。一第三介电层1 3 0是形成于第二重布层1 2 8以及粘合膏1 2 4 之上，并有多个开口形成于第二重布层l 2 8之上。端点垫l 3 2是位于 第三介电层l 3 0之上且连接至第二重布层1 2 8，并连接至第一重布层 1 1 4以及衬底1 0 2的端点金属接垫112。每封装单元1 0 0间会定 义为一切割道(scribe line) 13 6，以便于每个单元的切割。在一实施例中，第一介电层l 1 0、第二介电层l 1 6以及第三介电 层l 3 0包含一弹性介电层、 一感光层(photosensitive layer)、 一硅 介电层、 一硅氧烷聚合物(SINR)层、 一聚亚酰胺(polyimide， PI)层 或硅树脂(silicone resin)层。较佳的材料为包含硅氧烷聚合物(SINR)、 Dow Corning WL 5 Q 0 0是列及其合成物的硅介电材料所做成的弹性介电 材料。在另一实施例中，第一介电层l 1 0、第二介电层l 1 6及第三介 电层l 3 0是由包含聚亚酰胺(PI)或硅树脂的材料所做成的。在较佳的 情况下，其是一感光层以利于制程的简化。在一实施例中，第一重布层l 1 4及第二重布层1 2 8的材料是为一 包含钛/铜/金合金(Ti/Cu/Au alloy)或钛/铜/镍/金合金(Ti/Cu/Ni/Au alloy)的合金。另外， 一晶种金属层(seed metal layer)(未显示于图 中)是溅镀于第一重布层l 1 4及第二重布层1 2 8中(形成重布层的一 部分)。第一介电层l 1 0是形成于第一晶粒1 0 4以及衬底1 Q 2之上并 填满环绕于第一晶粒周围的空间；由于第一介电层具有弹性特质，故可作 为缓冲区以吸收于温度循环中介于第一晶粒l 0 4及衬底1 0 2间的热机械应力。前述的堆栈结构构成基板栅格阵列(Land Grid Array, LGA) 型的封装。图2显示出另一可行的实施例，导电球体或焊锡凸块l 3 8是 形成于端点垫l 3 2上。此方式是为球门阵列型(Ball Grid Array, BGA) 的封装。由于其它部分与图1相似，因此省略详细叙述。在球门阵列(BGA) 结构下，端点垫l 3 2是作为焊锡凸块1 3 8下的球下金属层(underba11 metal， UBM)。多个端点导电接垫l 3 2是形成于第二重布层1 2 8之上。较佳的情况下，衬底1 0 2的材料是为有机衬底例如FR4 、 FR 5 、 BT (Bismaleimide triazine)、具有己定义凹槽(defined cavity)的印刷 电路板(PCB)或具有预蚀刻电路(pre etching circuit)的Alloy 4 2。 较佳的情况下，具有高玻璃转移温度的有机衬底是为环氧化物型的FR 5或 BT型衬底。衬底1 0 2的材料也可为金属、合金、玻璃、硅、陶瓷。Alloy 4 2是由4 2%镍以及5 8%铁所组成。也可使用Kovar，其成分为2 9% 镍、1 7%钴以及5 4%铁。玻璃、陶瓷、硅亦可做为衬底。须注意的是， 上述材料仅为描述本发明而非用以限制本发明。环氧化物型有机衬底(FR5/BT)的热膨胀系数(X/Y方向)约为1 6 而采用玻璃材料所制成的晶粒重布工具(die redistribution tool)则 约为5至8。但是，当采用FR5/BT材料所制成的晶粒重布工具时，由于 衬底与晶粒重布工具的热膨胀系数为一致的，故不需要考虑晶粒移位的问 题。由于晶圆级封装制程需经历数个高温制程，而FR 5/BT型衬底无法于 温度循环后(接近玻璃转移温度)回归其原始位置，故会造成面板型(panel form)衬底上晶粒的移位。举例来说，当使用玻璃材料所制成的重布工具 时，在形成介电层、热固晶粒粘着材料等步骤后必须确保有机衬底可保持在原始位置并确认制程中没有产生任何翘曲的问题。请参考图3，其是根据本发明的一实施例的具有并排结构(side-by-side structure)的半导体组件封装的剖面图。本发明进一歩 提供了一具有多个个并排晶粒的并排结构3 0 0 。参照图4 ，其是根据本发明的另一实施例的具有并排以及堆栈结构的 半导体组件封装的剖面图。本发明也提供了一具有多个个并排且互相堆栈 的晶粒的并排及堆栈结构4 0 0 。如图5 (a)所示，衬底l 0 2可为圆型(round type),例如晶圆型 (wafer type),其直径(diameter)可为2 0 0 、 3 0 0腿或更高。也 可以采用矩型(rectangular type),例如面板型。图5 (a)为面板型衬 底l 0 2于制程结束后，未切割为个别晶粒前的图示。如图所示，衬底 1 0 2及位于其上的晶粒容纳凹槽1 0 5是预形成的。在图5 (a)中， 图1的封装单元是排列成矩阵型(matrix form)。参照图5 (b)，其显示 出一具有一预形成的晶粒容纳凹槽l 0 5的衬底1 0 2的半导体组件封 装，而覆盖层l 3 4是形成于衬底1 0 2的下表面上。请参照图6 (a)，由图中可看出衬底l 0 2的周围(边缘)区域6 0 O未有任何晶粒容纳凹槽形成。 一晶粒重布工具6 0 2，例如玻璃载具， 具有粘着材料(较佳的为UV固化型)6 0 4形成于玻璃工具6 0 2的周 围区域6 0 0，用以在晶圆级封装制程中处理(粘贴)有机衬底l 0 2， 如图6 (b)所示。图6 (c)为真空连接(vacuum bonding)及UV固化 后，玻璃载具6 0 2以及衬底1 Q 2的组合。参照图7，其显示出衬底l 0 2的边缘区域不包含晶粒容纳凹槽1 05，而在晶圆级封装制程中，周围区域6 0 0将用以粘贴玻璃载具6 0 2 (其中载具的材料可为玻璃、硅、陶瓷、印刷电路板及Alloy4 2等与晶 粒重布工具的热膨胀系数相符的材料，为了克服由高温固化所产生的晶粒 移位问题，衬底以及晶粒重布工具的材料是以相同材料为佳)。衬底l 0 2将与玻璃载具6 0 2粘接，并将于制程中固定及托住衬底l 0 2。在晶 圆级封装制程结束后，由虚线所显示出的区域6 0 0将由玻璃载具6 0 2 切除，而由虚线所定义的内部区域将执行切割制程(sawing process), 以便于封装切割(package singulation)。在本发明的一实施例中，上述弹性介电层是为一种热膨胀系数大于1 0 0 (ppm/°C)、延伸速率(elongation rate)约4 0 % (较佳的为3 0 。％至5 0 %)及硬度(hardness)介于塑料与橡胶间的材料。弹性介 电层的厚度是依照温度循环试验(temperature cycling test)期间重布 层/介电层界面中所累积的应力(stress)而决定。图8显示出粘贴于印刷电路板或母板S 4 0的封装8 0 0的组合的 剖面图。在图8中，其显示出与热膨胀系数问题相关的主要部分。硅晶粒 8 0 4 (热膨胀系数为2. 3)是封装于一封装结构的中。衬底8 0 2是 釆用FR 5或BT有机环氧型材料(热膨胀系数约为1 6 )，而其热膨胀系数 是与印刷电路板或母版8 4 0相同。晶粒8 0 4以及衬底8 0 2的间隙8 2 4是填满弹性材料，用以吸收(介于晶粒以及FR5/BT衬底间)热膨胀系数不相符时所产生的热机械应力。另外，介电层8 1 0包含用以吸收晶 粒垫8 3 8以及印刷电路板8 4 0间的应力的弹性材料。重布层金属8 1 4是铜/金的材料，而其热膨胀系数是与印刷电路板8 4 0以及有机衬底8 0 2相同，皆约为l 6，而接触凸块(contact bump)的球下金属层8 3 2是位于衬底8 0 2的端点金属接垫上。印刷电路板的金属垫8 4 2是 由铜所制成，而其热膨胀系数是与印刷电路板8 4 0相同，皆大约为1 6 。 由上述叙述可发现，本发明可提供解决扩散式晶圆级封装(Fan-out WLP) 的热膨胀系数问题的方案。显然的，本发明的结构可解决堆栈增层(built-up layers)(印刷电 路板以及衬底)下的热膨胀系数相符的问题，并提供更加的可靠度(板上 不会产生X/Y方向的热应力)，以及采用弹性介电层来吸收Z方向的应力。 切割步骤中只需考虑到衬底材料(环氧化物型)的影响。芯片边缘以及凹 槽侧壁的间隙8 2 4可填满弹性介电材料用以吸收机械/热应力。在一实施例中，第一重布层l 1 4以及第二重布层1 2 8的厚度是介 于2pjTi以及l 之间。钛/铜合金(Ti/Cu alloy)是利用溅镀(sputtering)技术所形成，例如晶种金属层，而铜/金或铜/镍/金合金 (Cu/Ni/Au alloy)是由电镀(electroplating)技术所形成，利用电镀 制程形成第一重布层l 1 4及第二重布层1 2 8可使第一1 1 4及第二 重布层l 2 8具有足够的厚度以容忍温度循环期间的热膨胀系数不相符。 金属垫可为铝或铜或其组合。如果半导体组件的结构是利用硅氧烷聚合物 (SINR)为弹性介电层而铜为重布层，则根据未显示于本说明书的应力分 析，累积于重布层/介电层界面中的应力是降低了。如图1至图5 (a)所示，第一重布层1 1 4以及第二重布层1 2 8 是分别由第一晶粒l 0 4以及第二晶粒1 2 0扇出(fans out)(扩散)， 并由通孔l 2 6互相耦合以与端点垫1 3 2连接。其不同于先前技术之处在于，上述第一晶粒l 0 4是配置于衬底1 0 2的预形成的凹槽1 0 5 内，从而减低封装的厚度。上述先前技术违反了减低晶粒封装厚度的原则。 本发明的封装将较先前技术为薄。再者，衬底1 0 2是于封装前预先制备， 且晶粒容纳凹槽l 0 5是于封装前预先形成。因此，产能(throughput) 可较以往更为增进。本发明揭露一种具有低厚度以及良好热膨胀系数效能 (good CTE performance)的扩散式晶圆级封装技术。根据本发明的观点，本发明进一歩提供了一种形成一半导体组件多晶 封装的方法。其所需的步骤是如下所述。本发明是提供一衬底l 0 2，衬底l 0 2具有一预形成于其上表面内 的晶粒容纳凹槽l 0 5以及端点接垫1 1 2。接着，利用一拣选配置精细 对准系统重新分布至少第一晶粒l 0 4于一具有所需间距的晶粒重布工 具(未显示)上(上述晶粒重布工具具有对准图形以及用以粘贴第一晶粒 1 0 4的主动面的图形胶)。载具6 0 2包含了位于载具6 0 2周围区域 6 0 0的粘着材料6 0 4，用以粘接衬底102。接着，印刷粘着材料10 6于第一晶粒1 0 4的背面。具有载具6 0 2的衬底1 0 2是连接于第 一晶粒l 0 4的背面上并真空固化(vacuum cured),而后，将晶粒重布 工具由具有第一晶粒1 0 4以及载具6 0 2的衬底1 0 2分离。 一第一介 电层l 1 0是涂布于第一晶粒1 0 4以及衬底1 0 2上，并于后实行真空 程序。 一第一重布层l 1 4是形成于第一介电层1 1 0之上并耦合至第一 晶粒l 0 4。而一第二介电层l 1 6则形成于其上，用以覆盖第一重布层1 1 4以及第一介电层110。接下来，至少第二晶粒l 2 0是配置于第二介电层1 1 6之上并由具有通孔1 2 6的粘合膏1 2 4覆盖于其上。形成一第二重布层1 2 8以耦 合至第二晶粒1 2 0并填满通孔1 2 6以与第一重布层1 1 4形成电性 连接。 一第三介电层l 3 0是形成于第二重布层1 2 8之上。第一晶粒l 0 4以及第二晶粒1 2 0分别具有多个接垫1 0 8以及多个接垫1 2 2 耦合至第一重布层1 1 4以及第二重布层1 2 8以由通孔1 2 6而互相 达成电性连接。之后，多个锡球(soldering balls) 1 3 8是焊接于第 二重布层l 2 8之上。在形成第一重布层l 1 4之前， 一晶种金属层(未显示)是溅镀于第 一介电层l 1 0、金属接垫l 1 2以及连接垫1 0 8的表面上。同样的， 在形成第二重布层l 2 8之前， 一晶种金属层也是溅镀于通孔l 2 6的内 表面以及粘合膏1 2 4与连接垫1 2 2的表面上。上述晶种金属层的材料 包含钛/铜。接着，于晶种金属层上涂布光阻层(photoresist layer)(未 显示)，并于光阻层盖上掩膜(photo masking),以形成第一重布层1 1 4以及第二重布层1 2 8。 一铜/金或铜/镍/金薄膜(film)是电镀于封 装的表面上。然后，剥离上述光阻层并由一种湿式蚀刻法(wet etching method)移除上述晶种金属层，以形成封装表面上的重布层。须注意的是，上述所提及的结构的材料以及排列仅为描述而非用以限 定本发明。根据不同导电的需求，上述结构的材料以及排列可依需求而加 以更动。本发明的制程包含了提供一具有对准图形形成于其上的晶粒重布工 具。接着，在印刷图形胶于上述工具上X用以粘贴晶粒的表面)后，利用 具有覆晶功能Xflip chip function)的拣选配置精细对准系统重新分布已知的好晶粒X即通过测试的晶粒)于一具有所需间距的晶粒重布工具 上。晶粒将由上述图形胶粘贴于工具上。接下来，第一晶粒粘着材料是印刷于第一晶粒的背面X以弹性材料为佳)。之后，利用面板连接器Xpanel bonder)连接上述衬底于晶粒的背面；除了晶粒配置凹槽之外，衬底的上 表面是粘贴于图形胶上，接着进行真空固化并将面板晶圆(panel wafer) 以及上述工具分离。另一可行的方法是采用具有精细对准的晶粒连接机(die bonder machine),分配第一晶粒粘着材料于衬底1 0 2的晶粒容纳凹槽1 0 5上 方或者具有粘贴胶带(tape)于其背面的第一晶粒l 0 4。第一晶粒l 0 4是配置于衬底1 0 2的晶粒容纳凹槽1 0 5之上。第一晶粒粘着材料l 0 6是经由热固化(thermally cured)来确保第一晶粒1 0 4是粘贴于 衬底l 0 2之上。在将晶粒重新分布于衬底之上后，接着执行由湿式(wet)及/或干式 清洗(dry clean)而清理晶粒表面的清理步骤。下一歩是将第一介电材 料涂布于面板上，接着执行真空步骤以确保面板内没有气泡产生。接下来， 执行光刻蚀刻制程以形成连接通孔部位(via)(金属接垫)、铝连接垫及/ 或切割道(选择性)，或者也可实行激光钻孔制程。接着实行电桨清理步 骤(plasma clean st印)，以清理铝连接垫及连接通孔的表面。下一步骤 是溅镀钛/铜以作为晶种金属层，并将光阻涂布于介电层及晶种金属层之 上，以利于形成重布金属层(RDL)的图案。接着，进行电镀制程形成铜/ 金或铜/镍/金以作为重布层金属，之后，剥离上述光阻并由湿式蚀刻步骤 形成重布层金属布线(RDL metal trace)。而后，下一步骤是以涂布或印刷方式制作顶介电层(top dielectric layer)并在其上形成接触凸块通 孔(contact bump via)以产生球下金属层及/或形成切割线(选择性)。在锡球配置或焊锡粘胶印刷之后，进行热回流制程(heat re-flow procedure)以回流至衬底侧边(BGA型)。进行测试。面板晶圆级的最后 测试是利用垂直式探针卡(vertical probe card)执行。在测试之后， 衬底是经由切割以将上述封装分割成为个别单元。接着，将上述封装分别 拣选及配置于托盘(tray)或胶膜(tape)及巻带(reel)等传输装置上。根据本发明的观点，本发明的优点是如下所述。本发明的制程是为形 成面板晶圆的简易方法，且容易在晶圆级制程中控制面板表面的粗糙度。 在制程中，面板(晶粒附于其上)的厚度可容易控制且不会产生晶粒移位 的问题。可免除注射模具的需求并可避免翘曲以及化学机械研磨制程(CMP process)。另外，具有预形成的晶粒容纳凹槽以及端点金属接垫(有机衬 底)的衬底是预先制备的；晶粒容纳凹槽的尺寸等于晶粒的尺寸再于晶粒 每一边加上大约5 Opim至l 0 0(im。其可填入弹性介电材料藉以吸收由硅 晶粒与衬底(FR5/BT)间的热膨胀系数不相符所产生的热应力，以作为 应力缓冲释放区域。由于将简易增层应用于晶粒的上表面，故可增加封装 产率(减少制造周期的时间)。端点垫是形成于晶粒主动面的同一表面上。此外，上述晶粒配置制程是与目前的制程相同。本发明不需要填入任 何粘合膏(树脂、环氧化合物、硅橡胶等)。热膨胀系数不相符的问题是 于面板形成制程中克服，而晶粒及衬底FR4中间的深度只有约2 0 pm至 5 0,(作为晶粒配置后的厚度)，当晶粒配置于衬底的晶粒容纳凹槽之 后，晶粒以及衬底的表面层级(surface level)将会是相同的。仅有硅介电材料(以硅材料的硅氧烷聚合物(SINR)为佳)是涂布于主动面以及 衬底(以FR5或BT为佳)的表面上。由于介电层(硅氧烷聚合物(SINR)) 是以感光层而形成接触开口 (contacting open),故接垫是利用掩膜制程 (photo mask process)而形成。为了避免于填满晶粒以及衬底的凹槽侧 壁的间隙时产生气泡，涂布介电材料(硅氧垸聚合物(SINR)时是采用真 空制程。在衬底与晶粒(芯片)连接之前，晶粒粘着材料是印刷于晶粒的 背面。封装与基板层级的可靠度是较已知技术为佳，特别是在基板层级温 度循环试验，由于衬底与印刷电路板母板的热膨胀系数完全相同，因此并 无热机械应力提供至焊锡凸块/球；而基板测试的温度循环期间所造成的 先前失效模式(previous failure mode)(如锡球碎裂(solder ball crack))便较不易发生。因此可降低成本及简化制程。亦易于形成多重晶 粒的封装。根据上述，本发明所揭露的半导体组件多晶封装结构及其方法可提供 先前技术所无法预期的效果，并解决先前技术的问题。需注意的是，本发 明可应用于晶圆或面板(LCD显示器，印刷电路板/衬底)产业，并可修改及应用于其它方面上。本发明以较佳实施例说明如上，然其并非用以限定本发明所主张的专利权利范围。其专利保护范围当视本发明所附的权利要求范围及其等同领域而定。凡熟悉此领域的技术者，在不脱离本专利精神或范围内，所作的更动或润饰，均属于本发明所揭示精神下所完成的等效改变或设计，且应 包含在本发明的权利要求范围内。
权利要求
1、一种半导体组件封装结构，其特征在于，包含一衬底、具有至少一预设的晶粒容纳凹槽及端点接垫形成于该衬底的上表面内及其上；至少一第一晶粒配置于该晶粒容纳凹槽内；一第一介电层形成于该第一晶粒及该衬底上并填满该第一晶粒及该衬底的间隙用以吸收其中的热机械应力；一第一重布层形成于该第一介电层上并耦合至该第一晶粒；至少一第二介电层形成于该第一重布层上；一第二晶粒配置于该第二介电层上并由其上具有通孔的粘合膏环绕于其周围；一第二重布层形成于该粘合膏上并填入该通孔；以及一第三介电层形成于该第二重布层上；其中该第一晶粒及该第二晶粒分别具有多个接垫耦合至该第一重布层及该第二重布层并由该通孔而互相达成电性连接。
2、 如权利要求l所述的半导体组件封装结构，其特征在于，其中还 包含由该第一重布层及第二重布层耦合至该第一晶粒及该第二晶粒的连 接金属。
3、 如权利要求l所述的半导体组件封装结构，其特征在于，其中还 包含一覆盖层形成于该衬底的下表面上。
4、 如权利要求l所述的半导体组件封装结构，其特征在于，其中还 包含多个焊锡凸块形成于该连接金属上。—
5、 如权利要求1所述的半导体组件封装结构，其特征在于，其中还包含一第一晶粒粘着材料形成于该第一晶粒及该衬底之间。
6、 如权利要求5所述的半导体组件封装结构，其特征在于，其中该 第一晶粒粘着材料的材质包含弹性材料。
7、 如权利要求l所述的半导体组件封装结构，其特征在于，其中还 包含一第二晶粒粘着材料形成于该第二晶粒及该第二介电层之间。
8、 如权利要求7所述的半导体组件封装结构，其特征在于，其中该 第二晶粒粘着材料的材质包含弹性材料。
9、 如权利要求l所述的半导体组件封装结构，其特征在于，其中还 包含一晶种金属层溅镀于该第一重布层及该第二重布层中。
10、 一种形成一半导体组件封装的方法，其特征在于，包含提供一衬底、具有至少一预设的晶粒容纳凹槽及端点接垫形成于该衬 底的上表面内及其上；采用一拣选配置精细对准系统以重新分布至少一第一晶粒于一具有 所需间距的晶粒重布工具，且该晶粒重布工具包含粘着材料于其周围区域 用以粘接该衬底；粘贴一粘着材料于该第一晶粒的背面上；连接该衬底至该晶粒背面，并于固化后将该衬底从该晶粒重布工具分离；涂布一第一介电层于该第一晶粒及该衬底上，接着实行真空步骤；形成一第一重布层于该第一介电层上并耦合至该第一晶粒； 形成一第二介电层用以覆盖该第一重布层；粘贴一第二晶粒于该第二介电层上并由具有通孔的粘合膏所覆盖； 形成一第二重布层以耦合至该第二晶粒并填满该通孔以与第一重布 层电性连接；以及形成一第三介电层于该第二重布层上；其中该第一晶粒及该第二晶粒分别具有多个接垫耦合至该第一重布 层及该第二重布层并由该通孔而互相达成电性连接。
全文摘要
本发明是提供一种半导体组件封装结构，包含一上表面具有至少一预形成的晶粒容纳凹槽以及端点金属接垫的衬底。至少一第一晶粒是配置于上述晶粒容纳凹槽之内。一第一介电层是形成于第一晶粒与衬底之上并填满于第一晶粒以及衬底间的间隙，用以吸收其中的热机械应力(thermal mechanical stress)。一第一重布层(RDL)是形成于第一介电层之上并耦合至第一晶粒。一第二介电层是形成于第一重布层之上，而一第二晶粒是配置于第二介电层之上，并由具有通孔在其上的粘合膏(core pastes)环绕于其周围。一第二重布层是形成于上述粘合膏之上以填满上述通孔，而一第三介电层是形成于第二重布层之上。
文档编号H01L21/60GK101261984SQ20081008348
公开日2008年9月10日 申请日期2008年3月7日 优先权日2007年3月8日
发明者杨文焜, 许献文 申请人:育霈科技股份有限公司