半导体装置及其制造方法

专利名称：：半导体装置及其制造方法
技术领域：
：本发明涉及一种实现提高强电介质电容器的电极和布线之间的接触的半导体装置及其制造方法。
背景技术：
：近年来，作为即使切断电源也能存储信息的非易失存储器，强电介质存储器(FeRAM)引人关注。FeRAM利用强电介质的磁滞特性来存储信息。在强电介质存储器，按每一个存储器单元设置有强电介质电容器。强电介质电容器是在一对电极之间作为电容器电介质而设置有强电介质膜。由于强电介质电容器相应于电极间的施加电压而产生极化，即使取消施加电压，也保留自发极化，所以能够保留信息。另外，当施加电压的极性翻转时，自发极化的极性也翻转。如果能检测出此自发极化，就能读出信息。另夕卜，因为强电介质膜的电容比Si02膜的电容大，所以也有将强电介质电容器编入升压电路或平滑电路的情况。在被编入升压电路或平滑电路的强电介质电容器中，下部电极、强电介质膜以及上部电极的任意一个都比构成存储器单元的强电介质电容器大。因此，在下部电极上形成有多个接触孔。在此，针对具有具备了强电介质电容器的周边电路的半导体装置的以往的制造方法进行说明。图18A以及图18B至图20A以及图20B是表示以往的半导体装置的制造方法的图。此外，图18B、图19B以及图20B是沿图18A、图19A以及图20A中的n-n线的剖面图。在制造这样的半导体装置(强电介质存储器)时，首先，在半导体基板、例如Si基板上形成CMOS晶体管等元件之后，形成层间绝缘膜以及布线等，如图18A以及图18B所示，形成氧化铝膜111作为强电介质电容器的粘合层(基底膜)。接着，在氧化铝膜lll上依次形成下部电极用的导电膜(下部电极膜)以及强电介质膜。形成Pt膜来作为下部电极膜，形成Pb(Zr、Ti)03膜(PZT膜)来作为强电介质膜。接着，通过进行热处理，使强电介质膜结晶化。其后，在强电介质膜上形成IrOj莫来作为上部电极用的导电膜(上部电极膜)。并且，通过按上部电极膜、强电介质膜以及下部电极膜的顺序加工这些膜，从而在形成FeRAM单元阵列的预定区域内，在形成多个强电介质电容器(未图示)的同时，在形成包含升压电路以及平滑电路的周边电路的预定区域内，如图18A以及图18B所示，形成下部电极115、PZT膜116以及上部电极117。此外，各下部电极115的平面形状是短边长度为5(Him6(Him、长边的长度为20(^m250nm的长方形。另外，设置于强电介质存储器单元阵列的下部电极的平面形状是短边长度为4.0nm、长边的长度为560pm的长方形。加工完这些膜之后，形成TEOS氧化膜118作为层间绝缘膜，对该TEOS氧化膜118通过CMP(化学机械研磨)进行平坦化。接着，在TEOS氧化膜118以及氧化铝膜Ul等上形成接触孔(未图示)，该接触孔直到形成在下部电极115的下方的扩散层(半导体基板)等。接着，如图19A以及图19B所示，在TEOS氧化膜118形成直到下部电极115的接触孔121以及直到上部电极117的接触孔122。此时，在每一个下部电极115形成多个接触孔121。接着，整个面上形成作为下部阻挡金属(barriermetal)膜的TiN膜(150nm左右)、Al膜以及作为上部阻挡金属膜的TiN膜，通过在这些膜上形成图形，如图20A以及图20B所示，形成经由所有的接触孔121而与下部电极115连接的布线125、以及经由接触孔122与上部电极117连接的布线126。此外，即使是强电介质存储器单元阵列部，也和周边电路部并行而进行布线的形成等。接着，形成覆盖布线125以及126的层间绝缘膜之后，在35(TC的N2环境中进行60分钟的用于除去该层间绝缘膜的水分的热处理。之后，进一步形成布线以及层间绝缘膜来完成半导体装置。但是，实际上，本发明人观察用这种以往的方法所制造的半导体装置的表面的结果是，在周边电路部的下部电极的接触部的附近存在凹陷这样的异常。这种异常在存储器单元阵列部并未产生。本申请发明人为了确定该异常是怎样的情况而进行了剖面观察以及组成分析。图21A至图21C是表示接触部附近的布线的组成分析的结果的曲线图。在剖面观察中，在下部电极的接触部附近，布线产生变色。另外，如图21A至图21C所示，在本来应该显著出现Al的峰值的区域出现了Si以及Pt等的峰值。这表示伴随着反应，这些原子扩散到布线中。另外，在具有强电介质电容器的半导体装置中，为了改善强电介质膜的特性，在形成了上部电极之后，必须进行在氧气环境中的退火处理。因此，作为电极材料，使用难以氧化的材料、或者即使氧化也保持导电体状态的材料。作为这种材料，主要使用Pt、Ir、或者IrOx这样的铂族类金属及其氧化物。另外，作为其它的布线材料，在其它的半导体装置中也使用一般所使用的A1。并且，在强电介质电容器中，经由Al布线与其它的元件等连接。此时，强电介质膜的厚度比较厚，电容器的垂直方向的尺寸也比较大。因此，朝向电容器电极的接触孔较深的居多。并且，经由该接触孔形成有A1布线。但是，公知Al和Pt等的铂族类金属发生共晶反应，如JP特许第3045928号说明书和JP特许第3165093号说明书所记载的那样，需要在它们之间形成TiN膜等的阻挡金属膜。如图22所示，在绝缘膜145上形成有具有由Pt构成的下部电极148的强电介质电容器，以覆盖该强电介质电容器的方式形成有绝缘膜146。并且，在绝缘膜146上形成有直到下部电极148的接触孔，在绝缘膜146上形成有经由该接触孔内而与下部电极148连接的阻挡金属膜151以及布线152。阻挡金属膜151以及布线152分别由TiN、Al构成。可是，Pt以及TiN的结晶沿相互相同的方位取向，所以当在TiN阻挡金属膜上形成Al布线之后进行热处理时，存在Pt穿过TiN阻挡金属膜而与Al反应的情况。并且，当这种反应发生时，不仅会引起接触不良，还会产生向上方的较大的凸起，进而也产生对上层布线的影响。通常，在LOGIC产品中，在Ti膜上形成TiN膜而使用层叠阻挡金属膜，但是，在强电介质电容器中，Ti膜在接触界面从使用于电极的铂族类金属氧化物吸收02，形成TiOx层。其结果是，接触电阻变高。另外，在JP特开2002-100740号公报中，记载了在TiN膜上形成了Ti膜的层叠阻挡金属膜，但是在该结构中，Ti和Al反应，产生电迁移。专利文献l:JP特许第3045928号说明书；专利文献2:JP特许第3165093号说明书；专利文献3:JP特开2002-100740号公报。发明的公开本发明的目的在于提供一种能够抑制强电介质电容器的电极和布线之间的反应而得到良好的接触部的半导体装置及其制造方法。本申请第一以及第二发明所述的半导体装置是以下述半导体装置为对象，该半导体装置具有强电介质电容器，其具有下部电极、强电介质膜以及上部电极；层间绝缘膜，其形成在上述强电介质电容器上，相对于上述下部电极形成有多个接触孔；布线，其形成在上述层间绝缘膜上，经由上述接触孔而与上述下部电极连接。并且，第一发明的特征在于，在上述多个接触孔中的至少两个接触孔的下端之间，在上述下部电极上设置有间隙。另外，第二发明的特征在于，在上述多个接触孔中的至少两个接触孔的上端之间，在上述布线上设置有间隙。本申请第三发明所述的半导体装置是以下述半导体装置为对象，该半导体装置具有强电介质电容器，其具有下部电极、强电介质膜以及上部电极；层间绝缘膜，其形成在上述强电介质电容器上，相对于上述下部电极形成有多个接触孔；布线，其形成在上述层间绝缘膜上，经由上述接触孔而与上述下部电极连接；阻挡金属膜，其形成在上述下部电极和上述布线之间。并且，第三发明的特征在于，上述阻挡金属膜具有第一TiN膜，其与上述下部电极直接接触；Ti膜，其形成在上述第一TiN膜上；第二TiN膜，其形成在上述Ti膜上。本申请的第四发明所述的半导体装置与第一以及第二发明相同，以下述半导体装置为对象，该半导体装置具有强电介质电容器，其具有下部电极、强电介质膜以及上部电极；层间绝缘膜，其形成在上述强电介质电容器上，相对于上述下部电极形成有多个接触孔；布线，其形成在上述层间绝缘膜上，经由上述接触孔而与上述下部电极连接。并且，第四发明的特征在于，上述布线具有Ir膜或者Pt膜。10附图的简单说明图1是表示本发明第一实施方式的半导体装置的示意图。图2A以及图2B是表示本发明第一实施方式的半导体装置的制造方法的图，表示相当于FeRAM单元阵列1的区域。图3A至图3C是表示本发明第一实施方式的半导体装置的制造方法的图，表示相当于周边电路2的区域。图4A以及图4B是紧接着图2A以及图2B，表示本发明第一实施方式的半导体装置的制造方法的图。图5A以及图5B是紧接着图3A至图3C，表示本发明第一实施方式的半导体装置的制造方法的图。图6A以及图6B是紧接着图4A以及图4B，表示本发明第一实施方式的半导体装置的制造方法的图。图7A以及图7B是紧接着图5A以及图5B，表示本发明第一实施方式的半导体装置的制造方法的图。图8A以及图8B是表示本发明第二实施方式的半导体装置的制造方法的图。图9A以及图9B是紧接着图8A以及图8B，表示本发明第二实施方式的半导体装置的制造方法的图。图10A以及图10B是紧接着图9A以及图9B，表示本发明第二实施方式的半导体装置的制造方法的图。图11是表示本发明第三实施方式的半导体装置的制造方法的图。图12是紧接着图11，表示本发明第三实施方式的半导体装置的制造方法的图。图13是紧接着图12，表示本发明第三实施方式的半导体装置的制造方法的图。图14是表示本发明第四实施方式中的下部电极和布线的连接部位的剖面图。图15是表示本发明第四实施方式的半导体装置的剖面图。图16是表示第二实验例的结果的曲线图。图17是表示本发明第五实施方式的半导体装置的制造方法的剖面图。图18A以及图18B是表示以往的半导体装置的制造方法的图。图19A以及图19B是紧接着图18A以及图18B，表示以往的半导体装置的制造方法的图。图20A以及图20B是紧接着图19A以及图19B，表示以往的半导体装置的制造方法的图。图21A至图21C是表示接触部附近的布线的组成分析的结果的曲线图。图22是表示以往的半导体装置中的下部电极和布线的连接部位的剖面图。实施发明的最佳方式下面，针对本发明的实施方式，参照附图进行具体说明。此外，为了便于说明，在下面的实施方式中，针对半导体装置的结构，适当的与其制造方法一起进行说明。(第一实施方式)首先，针对本发明第一实施方式进行说明。图l是表示本发明第一实施方式的半导体装置的示意图。图2A以及图2B至图7A以及图7B是表示本发明第一实施方式的半导体装置的制造方法的图。此外，图2B、图4B以及图6B是沿图2A、图4A以及图6A中的I-I线的剖面图，图3B、图5B以及图7B是沿图3A、图5A以及图7A中的II-II线的剖面图，图3C是沿图3A中的iii-ni线的剖面图。在第一实施方式中设置有FeRAM单元阵列1和周边电路2。在FeRAM单元阵列1中排列配置有多个FeRAM单元。在周边电路2中设置有FeRAM单元阵列1中的信息的写入、读取以及删除等所必要的电路、例如升压电路以及平滑电路等。在制造这样的半导体装置(强电介质存储器)时，在第一实施方式中，首先，在半导体基板、例如Si基板上形成CMOS晶体管等元件之后，形成层间绝缘膜以及布线等，如图2A、图2B、图3A以及图3B所示，形成氧化铝膜ll作为强电介质电容器的粘合层(基底膜)。接着，在氧化铝膜ll上依次形成下部电极用的导电膜(下部电极膜)以及强电介质膜。形成例如厚度为150nm左右的Pt膜来作为下部电极膜，形成例如厚度为150nm左右的Pb(Zr、Ti)OJ莫(PZT膜)来作为强电介质膜。接着，通过在750'C左右进行快速加热处理，使强电介质膜结晶化。其后，在强电介质膜上形成例如厚度为250nm左右的IrOj莫来作为上部电极用的导电膜(上部电极膜)。并且，按上部电极膜、强电介质膜以及下部电极膜的顺序加工这些膜，从而在形成FeRAM单元阵列1的预定区域(第二区域)内，如图2A以及图2B所示，形成下部电极12、PZT膜13以及上部电极14，同时，在形成周边电路2的预定区域(第一区域)内，如图3A以及图3B所示，形成下部电极15、PZT膜16以及上部电极17。在此，针对下部电极12、PZT膜13及上部电极14以及下部电极15、PZT膜16以及上部电极17的形状进行说明。在第一区域中，形成多个下部电极15。各下部电极15的平面形状大概是短边的长度为50pm60pm、长边的长度为200nm250nm的长方形，但是如图3A、图3B以及图3C所示，纵向的一端的10nm的部分，形成有沿着纵向延伸的多个切口(间隙)，而被分割成梳齿状。被分割而残留的部分(梳齿部分)的宽度例如是0.5pm左右。PZT膜16形成在每个下部电极15上，和形成在下部电极15上的切口的间隔是lpm左右。上部电极17也形成在每个下部电极15上。在第二区域也形成多个下部电极12。各下部电极12的平面形状大概是短边的长度为4.0pm、长边的长度为560pm的长方形(细长薄片状)。因此，下部电极12与下部电极15相比较是非常小的。PZT膜13在每个下部电极12上形成为细长薄片状，上部电极14按每个存储器单元而形成。上部电极14的平面形状例如是短边的长度为1.15pm，长边的长度为1.8pm的长方形。加工完这些膜之后，形成例如厚度为1.5pm左右的TEOS氧化膜18来作为层间绝缘膜，对此TEOS氧化膜18通过CMP进行平坦化。接着，在TEOS氧化膜18以及氧化铝膜11等上形成有直到形成在下部电极12以及15的下方的扩散层(半导体基板)为止的接触孔(未图示)。接着，如图5A以及图5B所示，在第一区域，在TEOS氧化膜18形成直到下部电极15的接触孔21以及直到上部电极17为止的接触孔22的同时，如图4A以及图4B所示，在第二区域，在TEOS氧化膜18形成有直到下部电极12为止的接1极14为止的接触孔20。此时，在第一区域，在每一个下部电极15，在形成该切口一侧的端部沿纵向以1.3nm左右的间隔形成多个接触孔21。在第二区域，在每个下部电极14各形成一个接触孔19。接触孔19以及21的平面形状例如是一边的长度为1.8pm的正方形。接着，整个面上形成阻挡金属膜、Al膜以及阻挡金属膜，通过对这些膜进行图形成形，如图6A以及图6B所示，形成经由接触孔19而与下部电极12连接的布线部23、以及经由接触孔20而与上部电极14连接的布线部24，同时如图7A以及图7B所示，形成经由所有的接触孔21而与下部电极15连接的布线部25、以及经由接触孔22而与上部电极17连接的布线部26。此时，布线部24形成在每个上部电极14上。此外，作为构成这些布线部2326的阻挡金属膜、Al膜(Al布线)以及阻挡金属膜，分别形成例如厚度为150nm的TiN膜、厚度为550nm的Al膜、厚度为150nm的TiN膜，但是并不限于此。例如，如后面所述的实施方式那样，也可以由TiN膜、Ti膜、TiN膜构成阻挡金属膜。之后，为了对层间绝缘膜18进行脱水，在35(TC的N2环境中在60分钟期间里进行热处理。并且，进一步形成上层布线以及层间绝缘膜等，从而完成半导体装置(强电介质存储器)。即使在以往，在FeRAM单元阵列中，在布线和下部电极之间的反应不发生，也不产生缺陷。这可以认为是因为在俯视状况下，在下部电极和Al布线互相重叠的区域内，接触孔占了大部分的面积，反应的Pt以及Al的量很少的缘故。在本实施方式中，当与以往的结构比较时，从下部电极15的接触孔21偏离的部分的面积变小了形成切口的部分，Pt的反应量减少。其结果是，下部电极15和布线部25中的Al布线的反应难以产生，能够避免接触电阻的上升、断线以及变形等缺陷。以往，与由Pt构成的下部电极连接的是扩散阻挡膜、即TiN膜。因此即使中间设置有TiN膜，也发生Pt和Al的异常反应(共晶反应)，这是因为TiN膜的扩散阻挡性不充分的缘故。另外当考虑在存储器单元不发生共晶反应时，也要考虑到下部电极的布局、接触孔的数量以及布线的布局对共晶反应的影响。因此，为了抑制在周边电路部的Pt和Al的共晶反应，作为解决方法，列举出提高TiN膜的扩散阻挡性和制成难以发生反应的布局的方法。要提高TiN膜的阻挡性，虽然只要提高TiN膜的膜质或者使膜厚增厚就可以，但是这些对策考虑到对强电介质电容器的影响和布线的可靠性这一点，不能原样使用。相对于此，因为布局的调整不需要改变工序条件，所以很难发生性能的变化，容易执行。(第二实施方式)接着，针对第二实施方式进行说明。在第二实施方式中，关于FeRAM单元阵列l，采用和第一实施方式相同的制造方法，但是周边电路2的结构以及制造方法和第一实施方式不同。图8A以及图8B至图10A以及图10B是表示本发明第二实施方式的半导体装置的制造方法的图。此外，图8B、图9B以及图10B是沿图8A、图9A以及图10A中的II-II线的剖面图。在第二实施方式中，首先，和第一实施方式相同，在半导体基板、例如Si基板上形成了CMOS晶体管等元件之后，形成层间绝缘膜以及布线等，如图8A以及图8B所示，形成氧化铝膜11。接着，在氧化铝膜11上依次形成下部电极膜以及强电介质膜。形成例如厚度为150nm左右的Pt膜来作为下部电极膜，形成例如厚度为150nm左右的PZT膜来作为强电介质膜。接着，通过在75(TC左右进行快速加热处理，使强电介质膜结晶化。其后，在强电介质膜上形成例如250nm左右的IrOj莫来作为上部电极膜。并且，按上部电极膜、强电介质膜以及下部电极膜的顺序加工这些膜，从而在形成FeRAM单元阵列1的预定区域(第二区域)内，形成下部电极12、PZT膜13以及上部电极14(参照图2A以及图2B)的同时，在形成周边电路2的预定区域(第一区域)内，如图8A以及图8B所示，形成下部电极15、PZT膜16以及上部电极17。但是，在第二实施方式中，各下部电极15的平面形状大概是短边的长度为50pm6(nim、长边的长度为200nm250pm的长方形，不形成切口。加工完这些膜之后，形成例如厚度为1.5nm左右的TEOS氧化膜18作为层间绝缘膜，对该TEOS氧化膜18通过CMP进行平坦化。接着，在TEOS氧化膜18以及氧化铝膜11等形成到达扩散层(半导体基板)等的接触孔(未图示)，该扩散层形成在下部电极12以及15的下方。接着，如图9A以及图9B所示，在第一区域，在TEOS氧化膜18上形成到达下部电极15的接触孔31以及到达上部电极17的接触孔22的同时，在第二区域，在TEOS氧化膜18上形成到达下部电极12的接触孔19以及到达上部电极14的接触孔20(参照图4A以及图4B所示)。此时，在第一区域中，在每一个下部电极15，在纵向的一端沿纵向以1.3pm左右的间隔形成多个接触孔31。接着在整个面上形成阻挡金属膜、Al膜以及阻挡金属膜，通过对这些膜进行图形成形，形成经由接触孔19而与下部电极12连接的布线部23、以及经由接触孔20而与上部电极14连接的布线部24的同时(参照图6A以及图6B)，如图IOA以及图IOB所示，形成经由所有的接触孔31而与下部电极15连接的布线部35、以及经由接触孔22而与上部电极17连接的布线部26。此时，在布线部35，形成在与下部电极15的纵向垂直的方向上呈梳齿状延伸的多个延伸部35a，各延伸部35a经由1列的接触孔31而与下部电极15连接。此外，作为构成这些布线部的阻挡金属膜、Al膜(Al布线)以及阻挡金属膜，分别形成例如厚度为150nm的TiN膜、厚度为550nm的Al膜、厚度为150nm的TiN膜，但是并不限于此。例如，如后面所述的实施方式那样，可以由TiN膜、Ti膜、TiN膜构成阻挡金属膜。之后，为了对层间绝缘膜18进行脱水，在35(TC的N2环境中在60分钟期间里进行热处理。并且，进一步形成上层布线以及层间绝缘膜等，从而完成半导体装置(强电介质存储器)。在这种第二实施方式中，当与以往的结构比较时，从布线部35的接触孔31偏离的部分的面积变小了梳齿的间隙的部分，Al的反应量减少。其结果是，与第一实施方式相同，下部电极15与布线部35中的Al布线很难发生反应，能够避免接触电阻的上升、断线以及变形等缺陷。(第三实施方式)下面，针对本发明第三实施方式进行说明。第三实施方式是组合第一实施方式和第二实施方式而成的实施方式。图11至图13是本发明第三实施方式的半导体装置的制造方法。在第三实施方式中，首先，与第一实施方式相同，在半导体基板、例如Si基板上形成了CMOS晶体管等元件之后，形成层间绝缘膜以及布线等，如图8A以及图8B所示，形成氧化铝膜ll。接着，在氧化铝膜ll上依次形成下部电极膜以及强电介质膜。形成例如厚度为150nm左右的Pt膜来作为下部电极膜，形成例如厚度为150nm左右的PZT膜来作为强电介质膜。接着，通过在75(TC左右进行快速加热处理，使强电介质膜结晶化。其后，在强电介质膜上形成例如厚度为250nm左右的IrOj莫来作为上部电极膜。并且，按上部电极膜、强电介质膜以及下部电极膜的顺序加工这些膜，从而在形成FeRAM单元阵列1的预定区域(第二区域)内，形成下部电极12、PZT膜13以及上部电极14(参照图2A以及图2B)的同时，在形成周边电路2的预定区域(第一区域)内，如图11所示，形成下部电极15、PZT膜16以及上部电极17。此时，与第一实施方式相同，在各下部电极15形成切口。加工完这些膜之后，形成例如厚度为1.5pm左右的TEOS氧化膜18作为层间绝缘膜，对该TEOS氧化膜18通过CMP进行平坦化。接着，在TEOS氧化膜18以及氧化铝膜11等上形成到达扩散层(半导体基板)等的接触孔(未图示)，该扩散层形成在下部电极12以及15的下方。接着，如图11所示，在第一区域，在TEOS氧化膜18上形成到达下部电极15的接触孔31以及到达上部电极17的接触孔22，同时在第二区域，在TEOS氧化膜18上形成到达下部电极12的接触孔19以及到达上部电极14的接触孔20(参照图4A以及图4B所示)。此时，在第一区域中，在每一个下部电极15，在形成该切口一侧的端部沿纵向以1.3pm左右的间隔形成多个接触孔31。接着，在整个面上形成阻挡金属膜、Al膜以及阻挡金属膜，通过对这些膜进行图形成形，形成经由接触孔19而与下部电极12连接的布线部23、以及经由接触孔20而与上部电极14连接的布线部24(参照图6A以及图6B)，同时，如图12所示，形成经由所有的接触孔31而与下部电极15连接的布线部35、以及经由接触孔22而与上部电极17连接的布线部26。此时，与第二实施方式相同，在布线部35，形成在与下部电极15的纵向垂直的方向上呈梳齿状延伸的多个延伸部35a，各延伸部35a经由1列的接触孔31而与下部电极15连接。此外，作为构成这些布线部的阻挡金属膜、Al膜(Al布线)以及阻挡金属膜，分别形成例如厚度为150nm的TiN膜、厚度为550nm的A1膜、厚度为150nm的TiN膜，但是并不限于此。例如，如后面所述的实施方式那样，可以由TiN膜、Ti膜以及TiN膜构成阻挡金属膜。之后，为了对层间绝缘膜18进行脱水，在35(TC的N2环境中在60分钟期间里进行热处理。并且，进一步形成上层布线以及层间绝缘膜等，从而完成半导体装置(强电介质存储器)。在这种第三实施方式中，相比于第一以及第二实施方式，Pt以及Al的反应量减少，更能避免缺陷。(第一实验例)在此，针对实际上本申请发明人进行的关于第一至第三实施方式的实验进行说明。在此实验中，制造第一至第三实施方式的半导体装置以及以往的半导体装置，观察布线部以及下部电极的边界附近。其结果是，相对于在以往的半导体装置中产生伴随着反应的凹陷，在第一至第三实施方式的半导体装置中，都没有那样的凹陷。但是，在第三实施方式中，虽然没有变色，但是在第一以及第二实施方式中，稍微发生些变色。此外，在此实验中，针对各半导体装置，在周边电路采用了表l所示那样的布局。此外，表l中的数值表示在俯视状况下，在下部电极和A1布线重叠的区域内，将接触孔内的部分的面积设为了1时的接触孔外的部分的面积的相对值。另外，关于FeRAM单元阵列，在任意一个半导体装置中，将接触孔内的部分的面积设为1时的接触孔外的部分的面积的相对值设为0.97。根据表l，在俯视状况下，在下部电极和A1布线重叠的区域内，接触孔外的部分的面积相对于接触孔内的部分的面积的相对值小于等于2.0，特别是小于等于1.9是比较理想的，小于等于1.8就更理想，小于等于1.3最为理想。(第四实施方式)接着，针对本发明的第四实施方式进行说明。在第四实施方式中，使用由依次形成的TiN膜、Ti膜以及TiN膜构成的膜作为阻挡金属膜。图14是表示本发明第四实施方式中的下部电极和布线的连接部位的剖面图，图15是表示本发明第四实施方式的半导体装置的剖面图。在第四实施方式中，在Si基板等的半导体基板40的表面上形成有元件分离区域41，在由该元件分离区域41区划的元件有源区内形成有扩散层42。在扩散层42的表面形成有硅化物层43。并且，以覆盖元件分离区域41以及元件有源区的方式，形成有Si氧化膜等的绝缘膜44以及45。在绝缘膜45上形成有由下部电极48、强电介质膜49以及上部电极50构成的强电介质电容器。进而，以覆盖该强电介质电容器的方式，形成有Si氧化膜等的层间绝缘膜46。在层间绝缘膜46、45以及44形成有到达硅化物层43的接触孔，W插件47埋入在其中。另外，在绝缘膜46上形成有到达上部电极50的接触孔以及到达下部电极48的接触孔。并且，在绝缘膜46上形成有由阻挡金属膜51以及A1膜(Al布线)52构成的布线部。该布线部的一部分与W插件47连接，另一部分经由接触孔而与下部电极48连接，另一部分经由接触孔而与上部电极50连接。例如，下部电极48以及上部电极50分别由Pt、IrOx构成。另外，如图14所示，阻挡金属膜51例如由厚度为75nm左右的TiN膜51a、厚度为5nm左右的Ti膜51b以及厚度为75nm左右的TiN膜51c构成。在此，关于第四实施方式的半导体装置的制造方法，针对形成强电介质电容器的工序以后进行说明。在形成强电介质电容器时，形成了绝缘膜45之后，进行绝缘膜45的平坦化，在其上面依次形成下部电极膜(Pt膜)以及强电介质膜(例如PZT膜)。接着，在氧气环境中进行退火处理，从而使强电介质膜结晶化。接着，在强电介质膜上形成上部电极膜(IrOj莫)。之后，按上部电极膜、强电介质膜以及下部电极膜的顺序加工这些膜。在该加工中，首先，通过使用了抗蚀剂掩模的溅射蚀刻对上部电极膜进行图形成形，由此形成上部电极50。接着，在氧气环境中进行退火。接着，通过使用了另外的抗蚀剂掩模的溅射蚀刻来加工强电介质膜，从而形成强电介质膜49。并且，还在通过使用了其它的抗蚀剂掩模的溅射蚀刻来加工下部电极膜，从而形成下部电极48。接着，在整个面上形成绝缘膜46，例如通过CMP进行绝缘膜46的平坦化。接着，通过进行使用了抗蚀剂掩模的干式蚀刻，形成到达硅化物层43的接触孔。之后，以埋入该接触孔的方式形成作为阻挡金属膜的TiN膜(未图示)以及W膜，通过对它们进行CMP，形成W插件47。接着，通过进行使用了抗蚀剂掩模的干式蚀刻，形成到达上部电极50的接触孔以及到达下部电极48的接触孔。接着，依次形成构成阻挡金属膜51的TiN膜(75nm)、Ti膜(5nm)以及TiN膜(75nm)，在氮气环境中进行退火。该退火的条件为例如350°C、30分钟。接着，形成构成布线52的A1膜。并且，通过对Al膜以及TiN膜、Ti膜及TiN膜进行图形成形，形成由TiN膜(第一TiN膜)51a、Ti膜51b、以及TiN膜(第二TiN膜)51c构成的阻挡金属膜51以及由Al膜构成的布线52。之后，再形成层间绝缘膜以及布线等，完成半导体装置。在这样的第四实施方式中，由于Ti膜51b的存在，从而防止下部电极48中的Pt扩散到布线。另夕卜，因为在Ti膜51b和下部电极48之间形成TiN膜51a，所以也防止了TiOx的生成。并且，因为在Ti膜51b和布线(Al布线)52之间形成有TiN膜51c，所以也能防止Ti和Al的反应以及随之产生的电迁移。关于阻挡金属膜51的厚度，TiN膜51a以及51c的厚度为大于等于50nm是比较理想的。这是因为当TiN膜51a或51c的厚度不足50nm时，Ti膜51b和下部电极48或者布线52容易发生反应的缘故。另外，Ti膜51b的厚度大于等于5nm是比较理想的。这是因为当TiN膜51b的厚度不足5nm时，下部电极48和布线52容易发生反应的缘故。此外，在形成构成阻挡金属膜的TiN膜51a时，首先，进行在接触孔的底部容易产生堆积的条件下的形成、和在接触孔的侧壁部容易产生堆积的条件下的形成这两个工序的形成是比较理想的。以往，只进行在接触孔的底部容易产生堆积的条件下的形成。可是，严格地讲，在阻挡金属膜的形成前，以除去自然氧化膜等为目的而进行RF前处理的情况较多，其结果是，有在接触孔的侧壁部附着Pt的情况。因此，仅在接触孔的底部容易产生堆积的条件下形成TiN膜时，附着在侧壁部的Pt和构成阻挡金属膜的Ti膜就有可能反应。与此相对，通过在接触孔的侧壁部容易产生堆积的条件下也形成TiN膜，就能避免这种缺陷。此外，从覆盖的角度讲，总之，先进行在接触孔的底部容易产生堆积的条件下的TiN膜的形成是比较理想的。另夕卜，在接触孔内形成TiN膜，在其上形成IrOj莫(氧化铱膜)，由这两个膜形成阻挡金属膜也可以。在这样的结构中，也能通过IrOx膜抑制Al向下部电极侧扩散。此外，IrOj莫的厚度大于等于50nm、或者为接触孔的深度的1/20或其以上是比较理想的。进而，为了更好的抑制IrOj莫与作为布线20材料的A1的反应，也可以在IrOj莫上形成TiN膜。另外，为了提高TiN膜和IrOj莫的粘合性，可以在它们之间形成Ti膜。此时，为了更好地抑制在接触孔的侧壁部的Ti膜和Pt的反应，在形成与下部电极连接的TiN膜时，如上所述，在容易产生堆积的条件下在接触孔的底部形成TiN膜的一部份之后，在容易产生堆积的条件下在接触孔的侧壁部形成TiN膜的其它部分是比较理想的。(第二实验例)在此，针对实际上本申请发明人进行的有关第四实施方式的实验进行说明。在此实验中，制造第四实施方式的半导体装置以及以往的半导体装置，进行加速试验来测定接触电阻。此外，在以往的半导体装置中，将由TiN构成的阻挡金属膜151的厚度设为150nm。将该结果表示在图16。如图16所示，在40(TC以及42(TC下，虽然任意一种半导体装置也没有较大的接触电阻的上升，但是，当为420'C时，在第四实施方式中，接触电阻几乎不上升，但是，在以往的半导体装置中，接触电阻显著上升。另外，加速试验后，在以往的半导体装置的表面产生膨胀。可以认为这些现象是因为通过44(TC的加热，在以往的半导体装置中产生了Pt和Al的共晶反应的缘故。(第五实施方式)接着，针对本发明的第五实施方式进行说明。在第五实施方式中，使用Ir或Pt来取代Al作为布线材料。图17是表示本发明第五实施方式的半导体装置的制造方法的剖面图。在本实施方式中，在Si基板(半导体基板)60的表面形成了元件分离区域61之后，在由该元件分离区域60区划的元件有源区内，形成具有高浓度杂质扩散层62、低浓度杂质扩散层63、硅化物层64、栅极绝缘膜65、栅极电极66、硅化物层67以及侧壁68的晶体管等的元件。另夕卜，例如在栅极电极67的接触部附近，在栅极电极67和扩散层62之间形成绝缘膜69。之后，在整个面上形成Si氧化膜等的绝缘膜70以及71之后，进行绝缘膜71的平坦化，在其上面依次形成下部电极膜(Pt膜)以及强电介质膜(例如PZT膜)。接着，通过在氧气环境中进行退火处理，使强电介质膜结晶化。接着，在强电介质膜上形成上部电极膜(IrOx膜)。之后，按上部电极膜、强电介质膜以及下部电极膜的顺序加工这些膜。在该加工中，首先，通过使用了抗蚀剂掩模的溅射蚀刻对上部电极膜进行图形成形，从而形成上部电极75。接着，在氧气环境中进行退火。接着，通过使用了另外的抗蚀剂掩模的溅射蚀刻来加工强电介质膜，从而形成强电介质膜74。之后，在整个面上形成氧化铝膜，再通过利用使用了另外的抗蚀剂掩模的溅射蚀刻来加工氧化铝膜和下部电极膜，从而形成氧化铝保护膜91以及下部电极73。接着，在整个面上形成绝缘膜72，例如通过CMP进行绝缘膜72的平坦化。接着，通过进行使用了抗蚀剂掩模的干式蚀刻，从而形成到达硅化物层64等的接触孔。之后，以埋入该接触孔的方式形成作为阻挡金属膜的TiN膜(未图示)以及W膜，通过对此进行CMP，形成W插件77。接着，通过进行使用了抗蚀剂掩模的干式蚀刻，从而形成到达上部电极75的接触孔以及到达下部电极73的接触孔。接着，形成了构成阻挡金属膜的TiN膜之后，形成构成布线的Pt膜或Ir膜等的金属膜。进一步，在金属膜上形成TiN膜作为硬质掩模。接着，通过使用了抗蚀剂掩模的干式蚀刻只对金属膜上的TiN膜进行图形成形，从而形成硬质掩模79。之后，通过灰化处理除去抗蚀剂掩模后，通过使用了硬质掩模79的干式蚀刻，对金属膜以及其之下的TiN膜进行图形成形，来形成布线78以及阻挡金属膜(未图示)。此外，在该干式蚀刻中，使用例如可以加热到30(TC或其以上的干式蚀刻装置，将蚀刻的条件设为例如温度30(TC或其以上，气体流速HBr/O2=10sccm/40sccm，压力0.6Pa。在该干式蚀刻中，蚀刻气体中的卤素气体(Cl2、HBr等)的比例设为0.4或其以下是比较理想的。接着，形成Si氧化膜等的绝缘膜80以及81，在其上形成到达硬质掩模79的接触孔。接着，在该接触孔内形成W插件82之后，在绝缘膜81上形成阻挡金属膜以及布线83。此外，硬质掩模79在用于形成布线78的干式蚀刻之后也不除去，而作为布线83和布线78之间的阻挡金属膜使用。因为硬质掩模79形成在平坦部分，所以其阻挡性高，布线83即使是A1布线，在布线间也不会发生共晶反应。接着，形成Si氧化膜等的绝缘膜84以及85，在其上形成到达布线83的接触孔。接着，在该接触孔内形成W插件86之后，在绝缘膜85上形成布线87。并且，形成绝缘膜88、89以及聚酰亚胺膜90作为盖膜，在其上形成到达布线87的垫(pad)开口部。在这样的第五实施方式中，因为连接在下部电极73、上部电极75的布线78由Ir膜或者Pt膜构成，所以在布线78和下部电极73以及上部电极75之间不会发生共晶反应。但是，在进行贵金属膜的加工时，在通常的方法中，需要将去除宽度以及保留宽度变宽，加工后的形状成为锥形形状。其结果是，布线电阻比由布线宽度期待的值变得更高。与此相对，如上所述，当在30(TC或其以上、Cl2和/或HBr和02的混合气环境中进行蚀刻时，能够获得低电阻的布线78。另外，在进行这样的高温蚀刻时，不能使用以往的光致抗蚀剂掩模，但是如上所述，通过使用TiN膜作为硬质掩模，可以应对高温蚀刻。另外，虽然TiN膜即使在用于蚀刻贵金属膜的环境(卤素+氧气)中也几乎不被蚀刻，原样残存着，但是，通过原样作为阻挡金属膜而使用，能够防止在其上形成的布线和贵金属布线间的共晶反应。此外，通过多个组合从第一实施方式到第五实施方式的各实施方式的结构的全部或一部分，也能组合得到各种效果。工业上的可利用性如上述的详细说明，根据本发明，能够抑制强电介质电容器的电极和与此连接的布线在接触部中的异常的反应。因此，能够抑制电阻的上升，进而也能抑制制造中的变形。表1<table>tableseeoriginaldocumentpage23</column></row><table>权利要求1.一种半导体装置，具有强电介质电容器，其具有下部电极、强电介质膜以及上部电极；层间绝缘膜，其形成在上述强电介质电容器上，相对于上述下部电极形成有多个接触孔；布线，其形成在上述层间绝缘膜上，经由上述接触孔与上述下部电极连接；阻挡金属膜，其形成在上述下部电极和上述布线之间，上述半导体装置的特征在于，上述阻挡金属膜具有第一TiN膜，其与上述下部电极直接接触；Ti膜，其形成在上述第一TiN膜上；第二TiN膜，其形成在上述Ti膜上。2.—种半导体装置，具有强电介质电容器，其具有下部电极、强电介质膜以及上部电极；层间绝缘膜，其形成在上述强电介质电容器上，相对于上述下部电极形成有多个接触孔；布线，其形成在上述层间绝缘膜上，经由上述接触孔与上述下部电极连阻挡金属膜，其形成在上述下部电极和上述布线之间，上述半导体装置的特征在于，上述阻挡金属膜具有第一TiN膜，其与上述下部电极直接接触；氧化铱膜，其形成在上述第一TiN膜上。3.如权利要求2所述的半导体装置，其特征在于，上述阻挡金属膜具有形成在上述氧化铱膜上的第二TiN膜。4.一种半导体装置，具有'强电介质电容器，其具有下部电极、强电介质膜以及上部电极；层间绝缘膜，其形成在上述强电介质电容器上，相对于上述下部电极形成有多个接触孔；布线，其形成在上述层间绝缘膜上，经由上述接触孔与上述下部电极连接；阻挡金属膜，其形成在上述下部电极和上述布线之间，上述半导体装置的特征在于，上述阻挡金属膜具有第一TiN膜，其与上述下部电极直接接触；第一Ti膜，其形成在上述第一TiN膜上；氧化铱膜，其形成在上述第一TiN膜上；第二Ti膜，其形成在上述氧化铱膜上；第二TiN膜，其形成在上述第二Ti膜上。5.—种半导体装置，具有强电介质电容器，其具有下部电极、强电介质膜以及上部电极；层间绝缘膜，其形成在上述强电介质电容器上，相对于上述下部电极形成有多个接触孔；布线，其形成在上述层间绝缘膜上，经由上述接触孔与上述下部电极连接，上述半导体装置的特征在于，上述布线具有Ir膜或者Pt膜。6.如权利要求5所述的半导体装置，其特征在于，具有形成在上述布线上的TiN膜。7.—种半导体装置的制造方法，包括形成强电介质电容器的工序，该强电介质电容器具有下部电极、强电介质膜及上部电极；在上述强电介质电容器上形成层间绝缘膜的工序，该层间绝缘膜相对于上述下部电极具有多个接触孔；在上述接触孔的底部及侧部形成阻挡金属膜的工序；在上述层间绝缘膜上形成布线的工序，该布线经由上述接触孔与上述下部电极连接，上述半导体装置的制造方法的特征在于，形成上述阻挡金属膜的工序包括形成第一TiN膜的工序，该第一TiN膜与上述下部电极直接接触；在上述第一TiN膜上形成Ti膜的工序；在上述Ti膜上形成第二TiN膜的工序。8.如权利要求7所述的半导体装置的制造方法，其特征在于，在形成上述第一TiN膜的工序中，在中途变更成膜条件，将变更前的条件设定为相比于变更后的条件容易在上述接触孔的底部发生上述第一TiN膜的堆积的条件，将变更后的条件设定为相比于变更前的条件容易在上述接触孔的侧壁部发生上述第一TiN膜的堆积的条件。9.一种半导体装置的制造方法，包括形成强电介质电容器的工序，该强电介质电容器具有下部电极、强电介质膜及上部电极；在上述强电介质电容器上形成层间绝缘膜的工序，该层间绝缘膜相对于上述下部电极具有多个接触孔；在上述接触孔的底部及侧部形成阻挡金属膜的工序；在上述层间绝缘膜上形成布线的工序，该布线经由上述接触孔与上述下部电极连接，上述半导体装置的制造方法的特征在于，形成上述阻挡金属膜的工序包括形成第一TiN膜的工序，该第一TiN膜与上述下部电极直接接触；在上述第一TiN膜上形成氧化铱膜的工序。10.如权利要求9所述的半导体装置的制造方法，其特征在于，形成上述阻挡金属膜的工序包括在上述氧化铱膜上形成第二TiN膜的工序。11.一种半导体装置的制造方法，包括形成强电介质电容器的工序，该强电介质电容器具有下部电极、强电介质膜及上部电极；在上述强电介质电容器上形成层间绝缘膜的工序，该层间绝缘膜相对于上述下部电极具有多个接触孔；在上述接触孔的底部及侧部形成阻挡金属膜的工序；在上述层间绝缘膜上形成布线的工序，该布线经由上述接触孔与上述下部电极连接，上述半导体装置的制造方法的特征在于，形成上述阻挡金属膜的工序包括形成第一TiN膜的工序，该第一TiN膜与上述下部电极直接接触；在上述第一TiN膜上形成第一Ti膜的工序；在上述第一TiN膜上形成氧化铱膜的工序；在上述氧化铱膜上形成第二Ti膜的工序；在上述第二Ti膜上形成第二TiN膜的工序。12.如权利要求11所述的半导体装置的制造方法，其特征在于，在第一条件和第二条^t^的两种条件下，进行形成上述第一TiN膜的工序，其中，该第二条件是指，相比于上述第一条件容易在上述接触孔的侧部形成膜的条件。13.如权利要求11所述的半导体装置的制造方法，其特征在于，在形成上述阻挡金属膜的工序和形成上述布线的工序之间，包括进行退火的工序。14.一种半导体装置的制造方法，包括形成强电介质电容器的工序，该强电介质电容器具有下部电极、强电介质膜及上部电极；在上述强电介质电容器上形成层间绝缘膜的工序，该强电介质电容器相对于上述下部电极具有多个接触孔；在上述层间绝缘膜上形成布线的工序，该布线经由上述接触孔与上述下部电极连接，上述半导体装置的制造方法的特征在于，形成上述布线的工序包括形成Ir膜或者Pt膜的工序。15.如权利要求14所述的半导体装置的制造方法，其特征在于，形成上述布线的工序包括形成原料膜的工序，该原料膜由Ir或者Pt构成；通过300°C以上的干式蚀刻对上述原料膜进行图形成形的工序。16.如权利要求15所述的半导体装置的制造方法，其特征在于，在进行上述干式蚀刻时，使用含有卤素气体和02的气体作为蚀刻气体，并使得上述蚀刻气体中的上述卤素气体的比例小于等于0.4，其中，该卤素气体为Cl2或者HBr。17.如权利要求14所述的半导体装置的制造方法，其特征在于，形成上述布线的工序包括形成原料膜的工序，该原料膜由Ir或者Pt构成；在上述原料膜上形成TiN膜的工序；使用抗蚀剂掩模对上述TiN膜进行图形成形，从而形成硬质掩模的工序;除去上述抗蚀剂掩模的工序；使用上述硬质掩模对上述原料膜进行图形成形的工序。全文摘要具有下部电极(15)、强电介质膜(16)以及上部电极(17)的强电介质电容器由层间绝缘膜(18)覆盖。下部电极(15)一端被加工成梳齿状，为了与其残存部匹配，在层间绝缘膜(18)上形成有多个接触孔(21)。即，在多个接触孔(21)中的至少两个接触孔的下端之间，在下部电极(15)上设置有间隙(切口)。并且，经由接触孔(21)与下部电极(15)连接的布线(25)形成在层间绝缘膜(18)上。文档编号H01L23/532GK101261988SQ200810090099公开日2008年9月10日申请日期2003年9月5日优先权日2003年9月5日发明者三浦寿良,中村光宏,小室玄一,立花宏俊,高松知广申请人:富士通株式会社