专利名称：具有包含纳米线的电极的存储器装置、包括所述存储器装置的系统及形成所述存储器装 ...的制作方法
技术领域：
本发明涉及形成用于包括(举例来说)电阻存储器装置及相变存储器装置在内的 非易失性存储器装置的存储器单元中的小电极的方法，涉及通过此类方法形成的存储 器装置，且涉及包括此类存储器装置的系统。
背景技术：
各种类型的非易失性存储器装置采用可被致使选择性地展现多于一个电阻率值 的材料。为形成单个存储器单元(即， 一个位)，可在两个电极之间提供此种材料的 体积。可在所述两个电极之间施加选定的电压(或电流)，且其之间的所得电流(或 电压)将至少部分地取决于由所述电极之间的材料展现的特定电阻率值。相对较高的 电阻率可用于表示二进制码中的"l"，且相对低的电阻率可用于表示二进制码中的"O"，
或反之亦然。通过选择性地致使所述电极之间的材料展现相对高及低的电阻率值，可 选择性地将所述存储器单元表征为展现1或0值。
此种非易失性存储器装置的一种特定类型是相变存储器装置。在相变存储器装置 中，在电极之间提供的材料通常能够展现至少两个显微结构相位或状态，其中每一者 展现不同的电阻率值。举例来说，所谓的"相变材料"可能够以结晶相(即，所述材 料的原子展现相对长程有序)及非晶相(即，所述材料的原子不展现任何长程有序或 展现相对小的长程有序)存在。通常，通过将相变材料的至少一部分加热到高于其熔 点的温度且然后将所述相变材料快速淬火(即，冷却)以致使所述材料在其原子可消 耗任何长程有序之前凝固来形成所述非晶相。为将所述相变材料从非晶相变换为结晶 相，所述相变材料通常加热到低于所述熔点但高于结晶温度的升高温度达足以允许所 述材料的原子消耗与结晶相相关联的相对长程有序的时间。举例来说，Ge2Sb2Te5 (经 常称作"GST")经常用作相变材料。此材料具有约62(TC的熔点，且能够以非晶态
6及结晶态存在。为形成所述非晶(高电阻率)相，通过施加通过电极之间的材料的相 对高的电流达仅10到100毫微秒来将所述材料的至少一部分加热到高于其熔点的温度 (由于所述相变材料具有电阻，因此产生热量)。当所述GST材料在所述电流被中断 而快速冷却时，所述GST的原子不具有形成有序结晶态的充足时间，且形成所述GST 材料的非晶相。为形成结晶(低电阻率)相，可通过施加通过电极之间的GST材料的 相对较低的电流达允许所述GST材料的原子消耗与结晶态相关联的长程有序的充足 时间量(例如，仅约30毫微秒)来将所述材料的至少一部分加热到高于结晶温度且接 近但低于所述GST材料的熔点的约550。C的温度，此后可中断流过所述材料的电流。 穿过所述相变材料以导致其中的相变的电流可称作"编程电流"。
所属技术中己知具有包含可变电阻材料的存储器单元的各种存储器装置以及用 于形成此类存储器装置及使用此类存储器装置的方法。举例来说，包含可变电阻材料 的存储器单元及形成此类存储器单元的方法揭示于颁发给多恩(Doan)等人的美国专 利第6,150,253号、美国专利第6,294,452号、颁发给拉姆(Lam)等人的美国专利申 请人公开案第2006/0034116 Al号、颁发给富尔凯(Furkay)等人的美国专利第7,057,923 号、颁发给休(Seo)等人的美国专利申请人公开案第2006/0138393 Al号及颁发给苏 (Suh)等人的美国专利申请人公开案第2006/0152186 Al号。此外，可用于形成包含 具有可变电阻材料的存储器单元的存储器装置的支持电路以及操作此类存储器装置的 方法揭示于(举例来说)颁发给乔(Cho)等人的美国专利申请人公开案第2005/0041464 Al号、颁发给克霍里(Khouri)等人的美国专利第7,050,328号及颁发给李(Lee)的 美国专利第7,130,214号。
如前文所提及，在编程电流穿过相变材料的体积时在所述材料的有限体积中产生 的热量是由于所述材料的电阻。此外，在所述相变材料的有限体积中产生的热量的量 至少部分地取决于相变材料的有限体积中的电流密度。对于穿过两个电极之间的相变 材料的给定电流，所述相变材料中的电流密度至少部分地取决于最小电极的大小(例 如，截面面积)。因此，需要降低所述电极中的至少一者的大小，以使得所述相变材 料中的电流密度增加，且导致所述相变材料中的相变所需要的编程电流减小。通过降 低所需要的编程电流，可降低操作所述存储器装置所需要的能量。因此，需要可用于 形成具有相对比所属技术中目前已知的那些电极小的电极的可变电阻存储器装置的方 法。
图1A是本发明的存储器装置的实施例的部分截面示意图，其图解说明所述存储 器装置中的三个存储器单元。
图1B及图1C显示图1A中所示的一个存储器单元的电极及可变电阻材料且用于 图解说明其一种操作方式。图2A-2I是工件的部分截面侧视图且图解说明可用于形成像图1A中所示的存储 器装置的存储器装置且包括使用阴影掩模沉积工艺来形成催化结构的本发明方法的第 一实施例。
图3A-3F是工件的部分截面侧视图且图解说明可用于形成像图1A中所示的存储 器装置的存储器装置的本发明方法的第二实施例。
图4A-4D是工件的部分截面侧视图且图解说明可用于形成像图1A中所示的存储 器装置的存储器装置的本发明方法的第三实施例。
图5A-5F是工件的部分截面侧视图且图解说明可用于形成像图1A中所示的存储 器装置的存储器装置的本发明方法的第四实施例。
图6A-6I是工件的部分截面侧视图且图解说明可用于形成像图1A中所示的存储 器装置的存储器装置的本发明方法的第五实施例。
图7A-7I是工件的部分截面侧视图且图解说明可用于形成像图1A中所示的存储 器装置的存储器装置的本发明方法的第六实施例。
图8A-8E是工件的部分截面侧视图且图解说明可用于形成像图1A中所示的存储 器装置的存储器装置的本发明方法的第七实施例。
图9是图解说明包括如图1A中所示的存储器装置的本发明电子系统的一个实施 例的示意性框图。
具体实施例方式
如下文进一步论述，在某些实施例中，本发明包含具有安置在两个电极之间的可 变电阻材料体积的存储器装置。所述电极中的至少一者是或包括具有与所述可变电阻 材料体积电接触的一个端及与所述存储器装置的其它导电特征或元件电接触的第二端 的单纳米线。在额外实施例中，本发明包含包括一个或一个以上此类存储器装置的电 子系统。所述一个或一个以上此类存储器装置可与电子信号处理器电连通。在其它实 施例中，本发明包括形成此类存储器装置的方法。此类方法可包括提供单纳米线的一 个端与可变电阻材料体积之间的接触。
如本文中使用，术语"可变电阻材料"意指能够展现多于一个电阻率(且因此导 电率)值的任一材料。可变电阻材料可包括(举例来说)相变材料(例如，硫族化物， 例如Ge2Sb2Te5、 Te^Ge!sSb2S2及Sb2Te3);巨磁电阻膜(例如，Pr(1.x)CaxMn03 (PCMO)、 La(Lx))CaxMn03(LCMO)及Ba(Lx)SrxTi03);氧化物材料(例如，经掺杂或未经掺杂的 二元或三元氧化物，例如A1203、 BaTi03、 SrTi03、 Nb205、 SrZr03、 Ti02、 Ta205、 NiO、 ZrOx、 HfOx及Qi20)，其可具有钙钛矿结构；及具有一般分子式AxBy的材料， 其中B选自硫(S)、硒(Se)及碲(Te)及其混合物，且其中A包括来自III-B族(B、 Al、 Ga、 In、 Tl)、 IV-B族(C、 Si、 Ge、 Sn、 Pb)、 V-B族(N、 P、 As、 Sb、 Bi)或VII-B族 (F、 Cl、 Br、 I、 At)的至少一种元素，其中一种或一种以上掺杂剂选自贵金属及过渡金属元素，例如Au、 Ag、 Pt、 Cu、 Cd、 In、 Ru、 Co、 Cr、 Ni、 Mn及Mo。
如本文中使用，术语"纳米线"意指具有平均小于约50纳米的横截面尺寸的任 一伸长结构。
如本文中使用，术语"超晶格结构"意指主要由周期性地交替的不同材料层构成 的结构。
如本文中使用，术语"III-V型半导体材料"意指主要由来自周期表的IIIB族的 一种或一种以上元素(B、 Al、 Ga、 In及Ti)及来自周期表的VB族的一种或一种以上 元素(N、 P、 As、 Sb及Bi)构成的任一材料。
如本文中使用，术语"II-VI型半导体材料"意指主要由来自周期表的IIB族的一 种或一种以上元素(Zn、Cd及Hg)及来自周期表的VIB族的一种或一种以上元素(0、S、 Se、 Te及Po)构成的任一材料。
如本文中使用，术语"晶片"意指包括半导体型材料层的任一结构，所述半导体 型材料包括(举例来说)硅、锗、砷化镓、磷化铟及其它ni-v或n-vi型半导体材料。 晶片不仅包括(举例来说)常规晶片而且包括其它体半导体衬底，例如(以非限制性 举例的方式)绝缘体上硅(SOI)型衬底、蓝宝石上硅(SOS)型衬底及由基底材料层支撑 的硅垒晶层。半导体型材料可经掺杂或不经惨杂。此外，当在以下说明中提及"晶片" 时，可能己利用先前工艺步骤在所述晶片的表面中或上方至少部分地形成电路或装置 的元件或组件。
本文中所呈现的图解说明并非打算作为任一特定存储器装置、存储器单元、工件 或系统的实际视图，而仅仅是用于说明本发明的理想化表示。另外，图式之间的共用 元件可保持相同的数字标号。
图1A是本发明的存储器装置10的实施例的部分截面示意图。存储器装置10可 包括包含多个存储器单元12的集成电路，且存储器单元12可在衬底11上或衬底11 中布置为阵列。通过举例而非限制的方式，可将存储器单元12布置为多个行及列。图 1A是垂直穿过衬底11截取的部分截面图且图解说明在存储器单元12阵列的共同行或 列中的三个存储器单元12。
为促进图解说明，在图1A中将存储器单元12显示为占据衬底11的大部分垂直 部分。然而应理解，实际上，衬底11可能相对比图解说明的厚，且存储器单元12可 占据衬底ll的相对较薄的部分。此外，仅用交叉平行线画出存储器单元12的有源元 件(即，电荷载流子通过其行进的存储器单元12的元件)或用于形成此类有源元件的 材料的阴影以简化本文中的截面图。
衬底11可包含(举例来说)例如玻璃或蓝宝石等材料，或所述衬底可包含整个 或部分晶片，此可促进使用常规半导体制作工艺的处理。
如图1A中所示，每一存储器单元12可包含第一电极16、第二电极18及安置在 第一电极16与第二电极18之间的可变电阻材料20的体积。
在某些实施例中，可变电阻材料20可包含相变材料。举例来说，可变电阻材料20可包含相变材料，例如硫族化物材料。典型的硫族化物材料是主要包含碲(Te)、锗 (Ge)及锑(Sb)的合金，且包括(举例来说)Ge2Sb2Te5、 TeslGe15Sb2S2及Sb2Te3。硫族 化物材料可由一般化学分子式TeaGebSb跳(a+b)表征，其中a小于约八十五(85)且b大于 约八(8)。
在额外实施例中，可变电阻材料20可包含用于形成所谓的"巨磁电阻膜"(例 如，Pr(1.x)CaxMn03 (PCMO)、 La0.x)CaxMnO3 (LCMO)及Ba^.x)SrxTi03)的各种材料中 的一种。在再一些实施例中，可变电阻材料20可包含二元或三元经掺杂或未经掺杂氧 化物材料，例如八1203、 BaTi03、 SrTi03、 Nb205、 SrZr03、 Ti02、 Ta205、 NiO、 ZrOx、 HfOx及Cu20。此外，可变电阻材料20可具有转钛矿结构。可变电阻材料的再一类型 包括具有一般分子式AxBy的经掺杂硫族化物玻璃，其中B选自硫(S)、硒(Se)及 碲(Te)及其混合物，且其中A包括来自III-B族(B、 Al、 Ga、 In、 Tl)、 IV-B族(C、 Si、 Ge、 Sn、 Pb)、 V-B族(N、 P、 As、 Sb、 Bi)或VII-B族(F、 Cl、 Br、 I、 At)的至少 一种元素，其中一种或一种以上掺杂剂选自贵金属及过渡金属元素，例如Au、 Ag、 Pt、 Cu、 Cd、 In、 Ru、 Co、 Cr、 Ni、 Mn及Mo。
每一存储器单元12的第一电极16可包含具有与可变电阻材料20的体积的表面 接近或直接物理接触的第一端24及在结构及电方面耦合到存储器装置10的其它导电 特征的第二端26的单纳米线22。举例来说，每一存储器单元12的第一电极16可进 一步包含导电垫28，且单纳米线22的第二端26可在结构及电方面耦合到导电垫28。 在某些实施例中，每一导电垫28可包含离散、横向隔离的导电材料体积，如图IA中 所示。在其它实施例中，每一导电垫28可仅包含伸长的横向延伸的导电迹线的区域或 区。
以举例而非限制的方式，每一存储器单元12的单纳米线22可包含纳米管，例如 单壁碳纳米管(SWCNT)或多壁碳纳米管(MWCNT)。在额外实施例中，每一纳米线22 可包含大致由半导体材料(例如，硅、锗、镓、III-V型半导体材料或II-VI型半导体 材料)构成的大致固态纳米线。此类纳米线22可任选地具有集成的PN结或超晶格结 构。此外，每一纳米线22可包含单个晶体。在再一些实施例中，每一纳米线22可包 含大致由例如钴、铜、金、镍、铂或银等金属构成的大致固态纳米线。如下文进一步 详细论述，可使用任一类型的纳米线22，只要所述纳米线展现充足的电导电率且可形 成、生长、放置或以其它方式提供在存储器单元12内。
继续参照图1A，每一纳米线22的第二端26可通过导电催化结构30间接与导电 垫28在结构及电方面耦合。换句话说，可将导电催化结构30安置在每一纳米线22 的第二端26与导电垫28之间，且导电催化结构30可在结构及电方面耦合到纳米线 22及导电垫28两者。如下文进一步详细论述，导电催化结构30可用于对每一存储器 单元12的单纳米线22的形成进行催化。
在某些实施例中，可在原位生长或以其它方式形成每一纳米线22，而在其它实施 例中，可在别处生长或形成每一纳米线22且随后将其定位在存储器单元12内，如下
10文进一步详细论述。
在某些实施例中，每一纳米线22可具有小于约十纳米(10 nm)的平均直径。更特 定来说，在某些实施例中，每一纳米线可具有约三纳米(3nm)到约六纳米(6nm)之间的 平均直径。甚至更特定来说，在某些实施例中，每一纳米线可具有约四纳米(4 nm)到 约五纳米(5 nm)之间的平均直径。
每一纳米线22的第一端24与第二电极18之间的可变电阻材料20的体积的平均 厚度可能在每一纳米线22的平均直径的约一倍到约三倍之间。在某些实施例中，每一 纳米线22的第一端24与第二电极18之间的每一可变电阻材料20的体积的平均厚度 可以是每一纳米线22的平均直径的约两倍。
每一存储器单元12的第二电极18可大致类似于第一电极16的导电垫28且可包 含离散、横向隔离的导电材料(例如，金属)体积。在其它实施例中，每一第二电极 18可仅包含伸长的横向延伸的导电迹线的区域或区。
在某些实施例中，每一第二电极18可通过电触点35与导线34电连通，且每一 第一电极16也可通过电触点37与另一导线36电连通。在额外实施例中，第二电极 18可仅包含导线的区或部分，且存储器单元12不需要包括单独的导线34及电触点35。 类似地，在额外实施例中，第一电极16的导电垫28也可包含导线的区或部分，且存 储器单元12不需要包括单独的导线36及电触点37。
此外，在额外实施例中，第一电极16及第二电极18可不各自与导线电连通，且 第一电极16及第二电极18中的一者或其两者可仅与导电垫连通。
尽管未在图1A中显示，每一存储器单元12也可包括存取晶体管，以用于选择性 地存取所述晶体管以用于读取及写入操作，如所属技术中已知。
下文参照图1B-1C简要说明可使用或表征存储器单元12以便表示二进制码中的 "0"或"1"的方式。
图1B是图1A中所示的一个存储器单元12的第一电极16、第二电极18及可变 电阻材料20的放大图。如前文所论述，可变电阻材料20可包含相变材料。图1B中 所示的存储器单元12的可变电阻材料20可以第一状态或相位存在(即，原子可被安 置为特定显微结构)，其可通过在第一电极16与第二电极18之间提供相对低的电压 且测量在第一电极16与第二电极18之间穿过可变电阻材料20的所得电流的量值(例 如，安培)来检测。通过举例而非限制的方式，可能选择此第一状态或相位(且因此 电流量值)来表示二进制码中的"1"。
为改变可变电阻材料20的状态或相位，可在第一电极16与第二电极18之间提 供相对高的电压以诱导通过可变电阻材料20的相对高电流。流过可变电阻材料20的 此相对高的电流可称作编程电流且用于将可变电阻材料20的体积的至少小部分21加 热到足以导致可变电阻材料20的部分21的状态或相位中的改变的温度，如中图1C 所示。然后可变电阻材料20的部分21在第二状态或相位下可展现与第一状态或相位 下的电阻率不同的电阻率(且相反地，导电率)。因此，可通过再次在第一电极16与第二电极18之间提供相对低的电压且测量在第一电极16与第二电极18之间通过的 所得电流的量值(例如，安培)来检测所述第二状态或相位，所述量值将不同于当可 变电阻材料20处于第一状态或相位时所测量电流的量值。通过举例而非限制的方式， 可选择此第二状态或相位(且因此所述第二电流量值)来表示二进制码中的"0"。
在编程电流穿过可变电阻材料20的部分21时在其中产生的热量是由于可变电阻 材料20的电阻。此外，在可变电阻材料20的部分21中产生的热量的量至少部分地取 决于可变电阻材料20的部分21中的电流密度。对于穿过第一电极16与第二电极18 之间的可变电阻材料20的给定电流，可变电阻材料20中的电流密度至少部分地取决 于电极16、 18中的较小者的大小。通过使用单纳米线22的第一端24作为第一电极 16的直接邻近可变电阻材料20的体积的部分，可变电阻材料20的部分21中的电流 密度增加，且导致可变电阻材料20的部分21中的相变所需要的编程电流减小。通过 降低所需要的编程电流，可降低操作存储器装置10所需要的能量。因此，可使用相对 于所属技术中目前己知的存储器装置更小的功率来操作本发明的存储器装置10，可以 相对于所属技术中目前已知的存储器装置更高的速度来操作本发明的存储器装置10， 或可提供此两个优点。
下文说明用于形成根据本发明的存储器装置(例如，图1A中所示的存储器装置 10)的实施例的各种方法。为促进说明，参照单个存储器单元12来说明所述方法。然 而，实际上，可大致同时在衬底11上形成多个存储器单元12，且存储器单元12可包 含一个或多个存储器装置10的存储器单元12。
参照图2A-2I来说明可用于形成图1A中所示的存储器装置10的方法的第一实施 例。参照图2A，可提供衬底11，如前文所论述，其可包含整个或部分半导体材料或 例如玻璃或蓝宝石等材料晶片。可在衬底11的表面上或表面中形成多个导电垫28以 形成工件，如图2B中所示。导电垫28可包含(举例来说)例如钩或氮化钛等导电金 属，且可使用集成电路制作技术领域中己知的(举例来说)金属层沉积技术(例如， 化学气相沉积(CVD)、物理气相沉积(PVD)、溅射、热蒸发或镀敷)及图案化技术(例 如，遮掩及蚀刻)形成。也可以类似方式在衬底ll的表面上或表面中形成额外特征， 例如导线36 (其在额外实施例中可仅包含导电垫)及电触点37(图1A)(在形成导电 垫28之前及/或之后)，但在图2A-2I中未图解说明此类额外特征以简化所述图式。
如图2B中所示，可在所述工件(即，衬底11的暴露的大部分表面及导电垫28) 上方提供电介质材料层40，且可在电介质材料层40上方提供掩模层42。通过举例而 非限制的方式，电介质材料层40可包含氧化物，例如二氧化硅(Si02)或氮化硅(Si3N4)， 且可通过化学气相沉积、通过分解原硅酸四乙酯(TEOS)或通过集成电路制作技术领域 中已知的任一其它工艺来形成。掩模层42可包含(举例来说)光致抗蚀剂材料层或金 属材料层。然后可通过图案化掩模层42以在需要形成通孔44的位置处在其中形成开 口且使用(举例来说)各向异性反应性离子(即，等离子)蚀刻工艺穿过掩模层42 中的孔隙蚀刻电介质材料层40以暴露下伏的导电垫28来形成孔隙或通孔44。可基于电介质材料层40、掩模层42及导电垫28的组成来选择用于产生反应性离子的气体的 特定组成及所述蚀刻工艺的操作参数。
参照图2C，在在下伏的导电垫28上方形成通孔44之后，可使用以比掩模层42 及导电垫28快的速率选择性地蚀刻掉电介质材料层40的另一蚀刻剂来蚀刻掉通孔40 内电介质材料层40的暴露表面，以便底切通孔44。通过举例而非限制的方式，可使 用各向同性湿式化学蚀刻工艺来底切通孔44。此外，可基于电介质材料层40、掩模层 42及导电垫28的组成来选择化学蚀刻剂的特定组成。
在额外实施例中，可使用单个各向同性湿式化学蚀刻工艺代替单独的各向异性反 应性离子蚀刻工艺后跟各向同性湿式化学蚀刻工艺来形成通孔44。
参照图2D，可使用阴影沉积工艺来在通孔44内的导电垫28上形成催化结构30， 此类工艺说明于(举例来说)美国专利申请公开案第US 2006/0131556 Al号中，其发 表于2006年6月22日且标题为"用于电阻可变装置的小电极(Small Electrode For Resistance Variable Devices)"。举例来说，可将衬底11提供在沉积室(未显示)中， 且可使用(举例来说)蒸发工艺或准直溅射工艺来在其中产生催化剂材料的原子的大 体方向流动。催化剂材料的原子的大体方向流动在图2D中由方向箭头48表示。如图 所示，可以相对于所述沉积室内的催化剂材料的原子的大体流动的小于九十度(90。) 的锐角来定向所述工件(或衬底11)，且可在衬底11的平面中旋转所述工件，如方 向箭头50所指示，同时将催化剂材料的原子沉积在其上。通过以相对于催化剂材料的 原子的大体流动方向的角度来定向所述工件且当在其上沉积所述催化剂材料时旋转衬 底ll，可在所述通孔内的导电垫28上形成大体圆锥形催化结构30。当大体圆锥形催 化结构30在导电垫28上形成时，催化结构30的基底可在结构及电方面耦合到导电垫 28，且大体圆锥形催化结构30的尖部可具有类似于或小于将要在其上形成、生长或以 其它方式提供的纳米线22(图1A)的所需平均直径的截面面积的截面面积。在阴影沉积 工艺期间，还可在掩模层42上方沉积催化剂材料层52，如图2D中所示。
在额外实施例中，可大致垂直地(即，以相对于沉积室内的催化剂材料的原子的 大体流动约九十度(90。)的角度)定向所述工件(或衬底ll)。
在在通孔44内的导电垫28上形成催化结构30之后，可使用(举例来说)化学-机械抛光(CMP)工艺、选择性蚀刻工艺或剥离工艺来移除催化剂材料层52及掩模层42 以形成图2E中所示的结构。举例来说，可在电介质材料层40上方形成剥离层(未显 示)，此后可在所述剥离层上方沉积掩模层42。然后可穿过掩模层42、所述剥离层及 电介质材料层40形成通孔44，且可在导电垫28上形成催化结构30，此可导致催化剂 材料层52的形成，如前文所提及。然后可从所述工件剥掉所述剥离层，且可将上覆的 掩模层42及导电材料层52与所述下伏的剥离层从所述工件一同移除。在额外实施例 中，掩模层42本身可充当剥离层。
参照图2F，可用任选地可与电介质材料40大致相同的电介质材料54来填充包围 催化结构30的通孔44的剩余部分。通过举例而非限制的方式，可在所述工件上方将保形的电介质材料层54 (未显示)沉积到足以填充包围催化结构30的通孔44的剩余 部分的厚度。然后可使用额外化学-机械抛光(CMP)工艺来平面化所述工件的表面且透 过电介质材料54暴露催化结构30的尖部31，如图2F中所示。当尖部31通过化学-机械抛光(CMP)工艺透过电介质材料54暴露的表面面积达到选定的预定大小时可选择 性地终止所述化学-机械抛光(CMP)工艺。通过举例而非限制的方式，当尖部31的暴 露表面的面积具有小于约三百平方纳米(300 nm )的截面面积时，可选择性地终止所述 化学-机械抛光(CMP)工艺。
参照图2G，然后可使用催化结构30的尖部31来对单纳米线22在其上的形成或 生长进行催化。使用对应的催化剂材料来形成及/或生长纳米线的各种方法在所属技术 中已知且可用于形成单纳米线22。此类方法中的某些方法说明于(举例来说)夏幼南 (Younan Xia)等人的一维纳米结构合成、表征及应用(0"e-D/me"Wo"a/ M "o欲w"wmy.'办"Ae^sis, C/2ara"er/za".0w朋d^p"ca"'o似)，15先进材料353-389 (2003 年3月)中。通过举例而非限制的方式，可使用任选地可采用所谓的气-液-固(VLS)机制 的化学气相沉积工艺来在催化结构30的尖部上生长纳米线22，如所属技术中己知。 作为一个非限制性实例，催化结构30可包含金，且纳米线22可包含经掺杂的硅(Si)。 可使用化学气相沉积工艺及气-液-固(VLS)机制来形成此种经掺杂硅纳米线，如所属 技术中已知。作为另一非限制性实例，催化结构30可包含Ti、 Co、 Ni、 Au、 Ta、多 晶硅、硅-锗、铂、铱、氮化钛或氮化钽中的至少一者，且纳米线22可包含氧化铱(IrCg， 如颁发给张(Zhang)等人的美国专利公开案第2006/0086314 Al号中所说明。此外，
如前文所论述，纳米线可包含in-v型半导体材料或n-v型半导体材料。可用于形成
纳米线的各种类型的半导体材料以及可用于对此类纳米线的形成进行催化的反应物前 体材料及催化剂材料揭示于颁发给韦塞尔(Wessels)等人的美国专利公开案第 2004/0028812 Al号中。
在额外实施例中，可在别处而非在原处制作纳米线22且可使用(举例来说)选 择性地定向的电场来将其定位在存储器单元12内。在此类方法中，可用具有与催化结 构30类似的形状及配置但不包含催化剂材料的导电结构来取代催化结构30。
如图21中所示，在某些实施例中，可大致垂直于衬底11的平面来定向纳米线22。 所属技术中己知用于以选定的方向来定向纳米线11的各种技术且其可用于大致垂直 于衬底11的平面来定向纳米线11。举例来说，可产生并选择性地定向电场以致使纳 米线22在在催化结构30上形成或生长纳米线22或以其它方式将其定位在存储器单元 12中时选择性地调整所述纳米线的定向，如(举例来说)程(Cheng)等人的电场对 硅纳米线的形成的作用(Role of Electric Field on Formation of Silicon Nanowires)，应 用物理学期刊(J. Applied Physics) ， 94巻，2号(2003)中所说明。
如图2H中所示，在使用催化结构30的尖部31对单纳米线22在其上的形成或生 长进行催化之后，可在单纳米线22周围提供另一电介质材料层56。通过举例而非限 制的方式，电介质材料层56可包含氮化物材料，例如氮化硅(Si3H0。在额外实施例中，电介质材料层56可与电介质材料层40大致相同，且可包含(举例来说)氧化物材料。 电介质材料层56可以是大致保形的，且可在所述工件上方沉积到足以大致覆盖纳米线 22的厚度。可使用化学-机械抛光(CMP)工艺来平面化电介质材料层56以透过电介质 材料56暴露纳米线22的第一端24，如图2H中所示。
参照图21，在透过电介质材料56暴露纳米线22的第一端24之后，可在电介质 材料层56的暴露表面上且在纳米线22的第一端24上方提供可变电阻材料20的体积， 且可在可变电阻材料20的体积上方提供第二电极18。通过举例而非限制的方式，可 在所述工件上方沉积可变电阻材料层20，且可在可变电阻材料层20上沉积用于形成 第二电极18的金属层。然后可使用遮掩及蚀刻工艺来选择性地移除所述金属材料层及 电介质材料层20两者的若干区或区域，从而留下纳米线22上方的可变电阻材料20 的体积及可变电阻材料20的体积上方的第二电极18。
然后，如果必要或需要，可在可变电阻材料层及20第二电极18上方形成额外特 征及元件，例如导线34及电触点35(图1A)。
下文参照图3A-3F说明可用于形成存储器装置10的实施例的方法的第二实施例。 参照图3A，可提供与图2B中所示工件大致类似且包括衬底11、导电垫28、电介质 材料层40及掩模层42的工件。然而，图3A中所示的工件还包括安置在电介质材料 层40与掩模层42之间的抛光-停止层58。作为非限制性实例，抛光-停止层58可包含 氮化硅(Si3H0层。为形成图3A中所示的工件，可沉积电介质材料层40，随后是抛光-停止层58及掩模层42。可使用(举例来说)化学气相沉积(CVD)工艺来沉积抛光停止 层58。可使用与前文结合图2B所说明的那些方法相同或大致类似的方法来穿过电介 质材料层40、抛光-停止层58及掩模层42形成通孔44以暴露下伏的导电垫28。
参照图3B，在形成通孔44之后，可使用如前文结合图2D所说明的阴影沉积工 艺来在导电垫28上形成催化结构30，此后可以前文结合图2E所说明的方式移除催化 剂材料层52及掩模层42。然后可在所述工件上方提供大致保形的电介质材料层54， 如图3C中所示，以填充包围催化结构30的通孔44的区。如图3D中所示，然后可使 用化学-机械抛光(CMP)工艺来移除电介质材料层54上覆于抛光-停止层58上的部分。 可选择性地调整所述设备的用于执行所述化学-机械抛光(CMP)工艺的浆料及抛光垫 以便以比所述工艺磨蚀下伏的抛光-停止层58将采用的速率快的速率来磨蚀电介质材 料层54。以此方式，可从所述工件移除上覆于抛光-停止层58上的大致全部电介质材 料层54而不完全移除抛光-停止层58。可使用抛光-停止层58以确保在所述化学-机械 抛光(CMP)工艺期间从催化结构30仅移除催化结构30的尖部31的选定的量(即使有)。
参照图3E，然后可使用催化结构30的尖部31来对单纳米线22在其上的形成或 生长进行催化，如前文结合图2G所说明，此后可在纳米线22周围提供电介质材料层 56，如图3F中所示。如前文所论述，可使用化学-机械抛光(CMP)工艺来平面化电介 质材料层56且透过其暴露纳米线22的第一端24。然后可使用前文结合图21所说明 的方法在纳米线22的第一端24上方提供可变电阻材料20的体积，且可在可变电阻材料20的体积上方提供第二电极18。
下文参照图4A-4D说明可用于形成像图1A中所示的存储器装置的存储器装置10 的实施例的方法的第三实施例。参照图4A，可提供与图2E中所示的工件大致类似且 包括衬底11、导电垫28、电介质材料层40及导电垫28上的大体圆锥形催化结构30 的工件(使用前文结合图2A-2E所说明的方法)。在提供图4A中所示的工件之后，可 通过(举例来说)使用各向同性湿式化学蚀刻工艺来移除电介质材料层40的剩余部分 以形成像图4B中所示结构的结构。.参照图4C，然后可在所述工件上方沉积大致保 形的电介质材料层54。在某些实施例中，大致保形的电介质材料层54可具有比催化 结构30从导电垫28及衬底11的表面延伸的距离大的平均厚度。然后可使用化学-机 械抛光(CMP)工艺平面化电介质材料层54且透过电介质材料54暴露催化结构30的尖 部31的所选择部分，如图4D中所示。在形成图4D中所示的结构之后，可使用像前 文结合图2G-2I说明的那些方法的方法来完成存储器单元12(图1A)的形成。
下文参照图5A-5F说明可用于形成像图1A中所示的存储器装置的存储器装置10 的方法的第四实施例。参照图5A，可提供与图4B中所示工件大致类似且包括衬底11、 导电垫28及导电垫28上的大体圆锥形催化结构30的工件。参照图5B，然后可在所 述工件上方沉积大致保形的电介质材料层54。大致保形的电介质材料层54可具有比 催化结构30从导电垫28及衬底11的表面延伸的距离小的平均厚度。在某些实施例中， 大致保形的电介质材料层54可具有约两纳米(2 nm)到约五纳米(50 nm)之间的平均厚 度。
参照图5C，然后可使用各向异性蚀刻工艺来移除电介质材料层54的大体横向延 伸的区(包括上覆于衬底11上的区)及电介质材料层54在大体圆锥形催化结构30 的尖部31上的一部分。在此种各向异性蚀刻工艺之后，仅电介质材料层54在催化结 构30的横向侧上的若干部分在所述各向异性蚀刻工艺之后可保留下来，且催化结构 30的尖部31可透过电介质材料54而暴露。所述各向异性蚀刻工艺可包含(举例来说) 各向异性反应性离子(例如，等离子)蚀刻工艺(RIE)。
如图5D中所示，在透过电介质材料54暴露催化结构30的尖部31之后，可使用 催化结构30的尖部31来对单纳米线22的生长或形成进行催化，如前文结合图2G所 说明。然后可在所述工件上方且在纳米线22及催化结构30周围沉积另一电介质材料 层56。可使用化学-机械抛光(CMP)工艺来平面化电介质材料层56的表面且透过其暴 露纳米线22的第一端24的所选择部分，如图5E中所示。如图5F中所示，然后可以 前文参照图2G-2I说明的方式在所述工件上在纳米线22的第一端24上方形成可变电 阻材料20的体积及第二电极18。
下文参照图6A-6I说明可用于形成像图1A中所示的存储器装置的存储器装置10 的实施例的方法的第五实施例。参照图6A，可提供包括衬底11及导电垫28的工件。 可在衬底11上方沉积催化剂材料层68。通过举例而非限制的方式，可使用物理气相 沉积(PVD)(例如，溅射或热蒸发)工艺、化学气相沉积(CVD)工艺、无电镀沉积工艺或通过用以形成种子层的无电镀沉积后跟电镀工艺来沉积催化剂材料层68。催化剂材 料层68可具有约五十纳米(50nm)到约五百纳米(500nm)之间的平均厚度。然后可在催 化剂材料层68上方提供掩模层70。掩模层70可包含(举例来说)光致抗蚀剂层、氮 化物材料(例如，Si3N4)层或氧化物材料(例如，Si02)层。然后可选择性地图案化 掩模层70以在上覆于导电垫28上的催化剂材料层68的表面上形成掩模材料的离散区 72。通过举例而非限制的方式，掩模材料的离散区72可以是大体圆形且可具有约二十 纳米(20 nm)到约一百纳米(100 nm)之间的平均直径。
参照图6C，然后可使用各向异性湿式反应性离子(即，等离子)蚀刻工艺来移 除催化剂材料层68的不受掩模材料的离散区72保护的若干区以便形成催化结构76。 换句话说，仅催化剂材料层68垂直在掩模材料的离散区72下方的一部分在所述各向 异性蚀刻工艺之后可保留下来。如前文所论述，掩模材料的离散区72可以是(举例来 说)大体圆形，且所得催化结构76可以是大体圆柱形且可具有与掩模材料的离散区 72的平均直径大致类似的平均直径。可使用(举例来说)湿式化学蚀刻工艺从催化结 构76的端移除保留在催化结构76的所述端上的掩模材料的离散区72。
参照图6D，可削尖催化结构76的与导电垫28相对的端77以便减小催化结构76 靠近其端77的截面面积。通过举例而非限制的方式，可使用各向异性反应性离子(即， 等离子)蚀刻工艺、溅射工艺及氧化工艺中的至少一者来削尖催化结构76的端77。 举例来说，由于催化结构76的端77附近的相对尖锐边缘处的增加的蚀刻速率，各向 异性反应性离子蚀刻工艺可削尖催化结构76的端77。作为另一实例，可通过使用离 子或其它粒子(例如，氩原子)轰击催化结构76的端77来使用溅射工艺削尖催化结 构76。作为再一实例，可通过氧化催化结构76的外表面且随后移除在催化结构76的 外表面中形成的氧化物层来使用氧化过程削尖催化结构76。
参照图6E，然后可在所述工件上方且在催化结构76周围沉积大致保形的电介质 材料层54。大致保形的电介质材料层54可具有比催化结构76从导电垫28及衬底11 的表面延伸的距离大的平均厚度。在此配置中，催化结构76可大致埋在电介质材料 54内。
如图6F中所示，可使用化学-机械抛光(CMP)工艺来平面化电介质材料层54的表 面且透过其暴露催化结构76的端77上的尖部78的所选择部分。如图6G中所示，如 前文参照图2G所说明，可使用催化结构76的端77上的暴露的尖部78来对单纳米线 22在其上的形成或生长进行催化。
参照图6H，然后可在所示工件上方且在纳米线22周围沉积另一电介质材料层56， 且可使用化学-机械抛光(CMP)工艺来平面化电介质材料层56且透过其暴露纳米线22 的第一端24。如图61中所示，然后可以前文参照图2G-2I说明的方式在所述工件上在 纳米线22的第一端24上方形成可变电阻材料20的体积及第二电极18。
下文参照图7A-7I说明可用于形成如图1A中所示的存储器装置的存储器装置10 的方法的第六实施例。参照图7A，可提供包括衬底11及导电垫28的工件。可在衬底11上方沉积催化剂材料层68。通过举例而非限制的方式，可使用物理气相沉积(PVD) 工艺(例如，溅射或热蒸发)、化学气相沉积(CVD)工艺、无电镀沉积工艺或通过用 于形成种子层的无电镀沉积工艺后跟随后的电镀工艺来沉积催化剂材料层68。催化剂 材料层68可具有约三十纳米(30 nm)到约两百纳米(200 nm)之间的平均厚度。然后可在 催化剂材料层68上方提供掩模层70。掩模层70可包含(举例来说)氮化物材料(例 如，Si3N4)层或氧化物材料(例如，Si02)层。然后可选择性地图案化掩模层70以 在导电垫28上方的催化剂材料层68的表面上提供掩模材料的离散区72。通过举例而 非限制的方式，掩模材料的离散区72可以是大体圆形且可具有约三十纳米(30 nm)到 约一百纳米(IOO nm)之间的平均直径。
参照图7C，然后可使用部分各向同性蚀刻工艺(例如，湿式化学蚀刻或部分各 向同性反应性离子蚀刻(RIE))来移除催化剂材料层68的不由掩模材料的离散区72覆 盖或以其它方式保护的若干区以便形成催化结构86。换句话说，在所述部分各向同性 蚀刻工艺之后，仅催化剂材料层68垂直在掩模材料的离散区72下方的一部分可保留 下来。所述部分各向同性蚀刻工艺可产生在掩模材料的离散区72下方的催化剂材料层 的底切，且剩余催化剂材料68的横向侧壁可具有大体弯曲的截头圆锥形形状，此与大 致垂直相反，如图7C中所示。如前文所论述，掩模材料的离散区72可以是大体圆形， 且所得催化结构86可具有类似于圆锥的一部分的大体截头圆锥形形状。催化结构86 的上部端87可具有大体圆形截面形状，其具有比掩模材料的离散区72的平均直径小 的平均直径。
如图7D中所示，任选地，可将催化结构86的外表面氧化以在其中形成氧化层 90，氧化层90可有效地减小催化结构86的截面面积。可通过(举例来说)在氧化气 氛中加热所述工件来将催化结构86的外表面氧化以形成氧化层90。通过选择性地控 制所述氧化工艺以便将催化结构86的外表面氧化到预定深度且因此提供氧化层90的 预定厚度，可提供比催化结构86的原始截面面积小的催化结构86的选定的有效截面 面积。此外，可选择催化结构86的有效截面面积以便促进单纳米线22在其上的生长。
参照图7E，可使用(举例来说)湿式化学蚀刻工艺从催化结构86的端移除保留 在催化结构86的所述端上的掩模材料的离散区72。然后可在所述工件上方且在催化 结构86周围沉积大致保形的电介质材料层54。电介质材料层54可具有比催化结构86 从导电垫28及衬底11的表面延伸的距离大的平均厚度，如图7E中所示。
如图7F中所示，可使用化学-机械抛光(CMP)工艺来平面化电介质材料层54的表 面且透过其暴露催化结构86的端87上的尖部88的所选择部分。如图7G中所示，如 前文参照图2G所说明，可使用催化结构86的端87上的暴露的尖部88来对单纳米线 22在其上的形成或生长进行催化。
参照图7H，可在所述工件上方且在纳米线22周围沉积另一电介质材料层56，且 可使用化学-机械抛光(CMP)工艺来平面化电介质材料层56且透过其暴露纳米线22的 第一端24。如图71中所示，然后可以前文参照图2G-2I说明的方式在所述工件上在纳米线22的第一端24上方形成可变电阻材料20的体积及第二电极18。
下文参照图8A-8E说明可用于形成像图1A中所示的存储器装置的存储器装置10 的方法的第七实施例。参照图8A,可提供与图7D中所示的工件大致类似且包括其中 具有氧化层90以有效地减小催化结构86的截面面积的催化结构86的工件。如前文所 说明，掩模材料的离散区72可保留在催化结构86上方。
参照图8B，可使用(举例来说)湿式化学蚀刻工艺从催化结构86的端移除保留 在催化结构86的所述端上的掩模材料的离散区72。如图8C中所示，如前文参照图 2G所说明，然后可使用催化结构86的端上的暴露的尖部88来对单纳米线22在其上 的形成或生长迸行催化。
参照图8D，然后可在所述工件上方且在催化结构86及纳米线22周围沉积大致 保形的电介质材料层54。电介质材料层54可具有比催化结构86及纳米线22从导电 垫28及衬底11的表面延伸的距离大的平均厚度。可使用化学-机械抛光(CMP)工艺来 平面化电介质材料层54的表面且透过其暴露纳米线22的第一端24。
如图8E中所示，然后可以前文参照图2G-2I说明的方式在所述工件上在纳米线 22的第一端24 (图8D)上方形成可变电阻材料20的体积及第二电极18。
像图1A中所示的存储器装置的存储器装置可用于本发明的电子系统的实施例 中。举例来说，图9是根据本发明的说明性电子系统100的框图。电子系统100可包 含(举例来说)计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝式电话、 数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器等。电子系统IOO 包括本发明的至少一个存储器装置，例如图1A中所示的存储器装置10的实施例。系 统100可进一步包括至少一个电子信号处理器装置102 (经常称作"微处理器")。 电子系统100可任选地进一步包括用于由用户向电子系统100中输入信息的一个或一 个以上输入装置104，例如鼠标或其它指向装置、键盘、触摸垫、按钮或控制面板。 电子系统IOO可进一步包括用于向用户输出信息(例如，视频或音频输出)的一个或 一个以上输出装置106，例如监视器、显示器、打印机、扬声器等。所述一个或一个 以上输入装置104及输出装置106可与存储器装置10及电子信号处理器装置102中的 至少一者电连通。
尽管已根据某些所图解说明的实施例及其变化形式说明了本发明，但所属领域的 技术人员应理解及了解本发明并不受此限制。而是，可在不背离如以上权利要求书所 界定的本发明精神及范围的情况下实行对所图解说明实施例的添加、删除及修改。
19
权利要求
1、一种存储器装置，其包含具有阳极、阴极及安置在所述阳极与所述阴极之间的可变电阻材料体积的至少一个存储器单元，所述阳极及所述阴极中的至少一者包含使其一个端与所述可变电阻材料电接触的单纳米线。
2、 根据权利要求1所述存储器装置，其中所述阳极及所述阴极中的包含所述单纳米线的所述至少一者进一步包含导电垫，所述纳米线提供所述可变电阻材料体积与 所述导电垫之间的电接触。
3、 根据权利要求1所述的存储器装置，其中所述纳米线包含具有至少一个壁的 碳纳米管。
4、 根据权利要求1所述的存储器装置，其中所述纳米线包含硅、锗、镓、III-V型半导体材料、n-vi型半导体材料及金属中的至少一者。
5、 根据权利要求1所述的存储器装置，其中所述纳米线包含超晶格结构及PN结 中的至少一者。
6、 根据权利要求1所述的存储器装置，其中所述可变电阻材料包含相变材料。
7、 根据权利要求1所述的存储器装置，其中所述阳极及所述阴极中的包含所述 单纳米线的所述至少一者包含导电催化结构，所述导电催化结构包含催化剂材料。
8、 根据权利要求7所述的存储器装置，其中所述催化剂材料包含铝、钴、镓、 金、铟、铁、钼、镍、钯、铂、银、钽及锌中的至少一者。
9、 根据权利要求7所述的存储器装置，其中所述导电催化结构包含大体圆锥形 结构，所述大体圆锥形结构具有与导电垫电接触的基底及与所述单纳米线的第二端电 接触的尖部，所述第二端和与所述可变电阻材料电接触的端相对。
10、 根据权利要求9所述的存储器装置，其中所述尖部具有小于约300平方纳米 的最小截面面积。
11、 根据权利要求7所述的存储器装置，其进一步包含在所述导电催化结构的外 表面的至少一部分上的电介质材料层。
12、 一种存储器装置，其具有包含安置在阳极与阴极之间的可变电阻材料的至少 一个存储器单元，所述阳极及所述阴极中的至少一者包含提供导电垫与所述可变电阻 材料之间的电接触的纳米线，所述存储器单元经配置以响应于在所述阳极与所述阴极 之间施加的电压至少主要通过所述纳米线导致所述阳极与所述阴极之间的电流流动。
13、 根据权利要求12所述的存储器装置，其中所述纳米线提供所述存储器单元 内的所述可变电阻材料与所述导电垫之间的唯一低电阻电通道的至少一部分。
14、 根据权利要求12所述的存储器装置，其中所述纳米线包含具有至少一个壁 的碳纳米管。
15、 根据权利要求12所述的存储器装置，其中所述可变电阻材料包含相变材料。
16、 根据权利要求12所述的存储器装置，其中所述存储器装置进一步包含安置 在所述导电垫与所述纳米线之间的导电催化结构，所述导电催化结构包含用于形成所 述纳米线的催化剂材料。
17、 根据权利要求16所述的存储器装置，其中所述导电催化结构包含大体圆锥 形结构，所述大体圆锥形结构具有电耦合到所述导电垫的基底及电耦合到所述纳米线 的尖部。
18、 根据权利要求17所述的存储器装置，其进一步包含在所述导电催化结构的 外表面的至少一部分上的电介质材料。
19、 一种电子系统，其包含 至少一个电子信号处理器；至少一个存储器装置，其经配置以与所述至少一个电子信号处理器电连通，所述 至少一个存储器装置包含具有阳极、阴极及安置在所述阳极与所述阴极之间的可变电 阻材料体积的至少一个存储器单元，所述阳极及所述阴极中的至少一者包含使其一个端与所述可变电阻材料电接触的单纳米线；及输入装置及输出装置中的至少一者，其经配置以与所述至少一个电子信号处理器 电连通。
20、 根据权利要求19所述电子系统，其中所述阳极及所述阴极中的包含所述单 纳米线的所述至少一者进一步包含导电垫，所述纳米线提供所述可变电阻材料体积与 所述导电垫之间的电接触。
21、 根据权利要求19所述的电子系统，其中所述可变电阻材料包含相变材料。
22、 根据权利要求19所述的电子系统，其中所述存储器装置进一步包含导电催 化结构，所述导电催化结构包含催化剂材料且被安置在所述导电垫与所述单纳米线之 间。
23、 根据权利要求22所述的电子系统，其中所述催化剂材料包含铝、钴、镓、 金、铟、铁、钼、镍、钯、铂、银、钽及锌中的至少一者。
24、 根据权利要求22所述的电子系统，其中所述导电催化结构包含大体圆锥形 结构，所述大体圆锥形结构具有电耦合到所述导电垫的基底及电耦合到所述单纳米线 的与所述可变电阻材料相对的一端的尖部。
25、 一种形成存储器装置的方法，所述方法包含-形成第一电极，其包含在衬底上形成至少一个导电垫；及在所述导电垫上方形成单纳米线且致使所述单纳米线从所述导电垫大体向外 延伸；建立所述单纳米线的远离所述导电垫的一端与可变电阻材料体积之间的电接触；及在所述可变电阻材料体积的一侧上形成与所述可变电阻材料体积电接触的第二电极，所述侧与所述单纳米线的与所述可变电阻材料体积电接触的所述端相对。
26、 根据权利要求25所述的方法，其进一步包含至少主要通过所述单纳米线实 现所述可变电阻材料体积与所述导电垫之间的电连通。
27、 根据权利要求25所述的方法，其中形成单纳米线包含形成包含硅、锗、镓、 ni_V型半导体材料、II-VI型半导体材料及金属中的至少一者的单纳米线。
28、 根据权利要求25所述的方法，其进一步包含在所述单纳米线中形成超晶格 结构及PN结中的至少一者。
29、 根据权利要求25所述的方法，其中建立所述单纳米线的远离所述导电垫的 一端与可变电阻材料体积之间的电接触包含建立所述单纳米线的远离所述导电垫的一 端与相变材料体积之间的电接触。
30、 根据权利要求25所述的方法，其中形成第一电极进一步包含 在所述导电垫上形成导电催化结构，及 使用所述导电催化结构对所述单纳米线的形成进行催化。
31、 根据权利要求30所述的方法，其中形成导电催化结构包含形成大体圆锥形 结构且将所述大体圆锥形结构的基底直接电耦合到所述导电垫。
32、 根据权利要求31所述的方法，其中形成大体圆锥形结构包含 通过掩模中的孔隙在所述导电垫上沉积催化剂材料，沉积催化剂材料包含将所述衬底定向在以相对于所述催化剂材料的大体流动方向的角度定向的平 面中；及使所述衬底绕旋转轴在所述平面中旋转。
33、 根据权利要求31所述的方法，其中形成大体圆锥形结构包含 形成大体圆柱形结构且将所述大体圆柱形结构的基底电耦合到所述导电垫；及 削尖所述大体圆柱形结构的与所述导电垫相对的一端。
34、 根据权利要求33所述的方法，其中削尖所述大体圆柱形结构的一端包含使 用各向异性蚀刻工艺、溅射工艺及氧化工艺中的至少一者。
35、 根据权利要求30所述的方法，其中在所述导电垫上形成导电催化结构包含 在所述导电垫上方形成催化剂材料层；在所述导电垫上方的所述催化剂材料层的暴露表面上形成掩模材料的离散体积；及将所述催化剂材料层暴露于蚀刻剂达选定的时间量，以移除横向包围所述掩模材 料体积的催化剂材料及所述催化剂材料的由所述掩模材料体积覆盖的一部分。
36、 一种形成存储器装置的方法，所述方法包含形成第一电极，其包含在衬底上形成至少一个导电垫；在远离所述导电垫的位置处制作单纳米线；将所述单纳米线定位在所述导电垫上方；提供所述单纳米线的第一端与所述导电垫之间的电接触；及致使所述单纳米线从所述导电垫大体向外延伸； 提供所述单纳米线的第二端与可变电阻材料体积之间的电接触；及 在所述可变电阻材料体积的一侧上形成与所述可变电阻材料体积电接触的第二 电极，所述侧与所述单纳米线的所述第二端相对。
全文摘要
具有包含可变电阻材料的存储器单元的存储器装置包括包含单纳米线的电极。可使用各种方法来形成此类存储器装置，且此类方法可包含建立单纳米线的一个端与存储器单元中的可变电阻材料体积之间的接触。电子系统包括此类存储器装置。
文档编号H01L45/00GK101652873SQ200880010899
公开日2010年2月17日 申请日期2008年3月27日 优先权日2007年4月5日
发明者峻 刘, 迈克尔·P·瓦奥莱特 申请人:美光科技公司