非易失性半导体存储器件的制作方法

专利名称：非易失性半导体存储器件的制作方法
技术领域：
本发明涉及使用可变电阻器的非易失性半导体存储器件，更具体而言，涉及能够以高速度写入多值数据的非易失性半导体存储器件。
背景技术：
电可擦除可编程非易失性存储器包括本领域公知的闪速存储器，其包括具有浮置 栅极结构的NAND连接的或NOR连接的存储器基元(memorycell)的存储器基元阵列。铁电 存储器也称为非易失性快速随机存取存储器。另一方面，对存储器基元更微细化构图的技术包括电阻可变型存储器，其在存储 器基元中使用可变电阻器，如所提议的(专利文件1)。该类型的电阻可变型存储器利用了 以下事实硫属化物玻璃的晶体对非晶体的电阻比率为100 1或更高，因此存储不同的电 阻状态作为信息。电阻可变型存储器包括代替晶体管来配置存储器基元的肖特基二极管与 可变电阻器的串联电路。因此，作为一个优点，其可以容易地以层的形式层叠并被三维地构 建以实现更高的集成度(专利文件2)。然而，每一个存储器基元仅仅允许两个状态高电 阻状态和低电阻状态。[专利文件 1]JP 2OO2-Ml6I3T[专利文件 2] JP 2005-522045T

发明内容
技术问题本发明的一个目的为提供一种能够在使用可变电阻器的非易失性半导体器件中 高速写入多值数据的非易失性半导体存储器件。技术方案在一个方面，本发明提供了一种非易失性半导体存储器件，包括以矩阵形式设置 的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电 阻器；脉冲产生器，其操作性地(operativeto)基于三值或更高的写入数据(ternary or higher write data)而产生用于使所述可变电阻器的电阻按三个或更多的阶段变化的多 个类型的写入脉冲；以及选择电路，其操作性地基于写入地址而从所述存储器基元阵列选 择写入目标存储器基元并将从所述脉冲产生器产生的所述写入脉冲供给到选定的存储器 基兀。在另一方面，本发明提供了一种非易失性半导体存储器件，包括存储器基元阵 列，其形成在多个层叠的层中，每一个层包括多条字线、与所述字线交叉的多条位线、以及 设置在所述字线与所述位线的交叉点处的存储器基元，所述存储器基元包括以矩阵形式设 置的电可擦除可编程非易失性存储器基元，每一个存储器基元使用可变电阻器；脉冲产生 器，其操作性地基于三值或更高的写入数据而产生用于使所述可变电阻器的电阻按三个或 更多的阶段变化的多个类型的写入脉冲；以及选择电路，其操作性地基于写入地址而从所述存储器基元阵列选择写入目标存储器基元并将从所述脉冲产生器产生的所述写入脉冲 供给到所述选定的存储器基元。在又一方面，本发明提供了一种非易失性半导体存储器件，包括以矩阵形式设置 的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电 阻器；解码器电路，其操作性地基于将被写入所述存储器基元阵列中的输入数据而产生将 被写入所述存储器基元中的特定的一个中的三值或更高的写入数据；以及脉冲产生器，其 操作性地基于所述写入数据而产生用于使所述可变电阻器的电阻按三个或更多的阶段变 化的多个类型的写入脉冲。发明效果根据本发明，可以在使用可变电阻器的非易失性半导体器件中高速写入多值数 据。


图1为根据本发明的一个实施例的非易失性存储器的框图；图2为根据同一实施例的非易失性存储器的存储器基元阵列的一部分的透视图；图3为沿图2的线1-1’截取并从箭头方向观察的截面视图；图4为示出了同一实施例中的可变电阻器实例的示意性截面视图；图5为示出了同一实施例中的另一可变电阻器实例的示意性截面视图；图6为示出了同一实施例中的非欧姆部件实例的示意性截面图；图7为根据发明的另一实施例的存储器基元阵列的一部分的透视图；图8为沿图7的线11-11’截取并从箭头方向观察的截面视图；图9为根据同一实施例的存储器基元阵列及其外围电路的电路图；图10为在二值数据(binary data)情况下的存储器基元中的电阻分布和数据；图11为示出了同一实施例中的感测放大器(sense amp)的配置的电路图；图12为示出了在数据写时的选择信号/WS、BS以及写入脉冲WP、BP的波形图；图13提供了示出在多值存储情况下在存储器基元中的电阻分布和数据的图；图14为示出了同一实施例中的写入脉冲的第一产生实例的波形图；图15为示出了同一实施例中的写入脉冲的第二产生实例的波形图；图16为示出了同一实施例中的写入脉冲的第三产生实例的波形图；图17为示出了同一实施例中的写入脉冲的第四产生实例的波形图；图18为示出了在另一实施例中的写入和擦除脉冲的产生实例的波形图；以及图19为示出了在同一实施例中的用于多值数据检测的感测放大器的配置的电路 图。
具体实施例方式下面将参考附图描述本发明的实施例。[实施例][整体配置]图1为根据本发明的实施例的非易失性存储器的框图。
该非易失性存储器包括以矩阵形式设置的存储器基元的存储器基元阵列1，每一 个存储器基元包括稍后描述的可变电阻器。在沿位线BL方向邻近存储器基元阵列1的位置 处设置列控制电路2。列控制电路2控制存储器基元阵列1中的位线BL以从存储器基元擦 除数据、在存储器基元中写入数据以及从存储器基元读出数据。在沿字线WL方向邻近存储 器基元阵列1的位置处设置行控制电路3。行控制电路3选择存储器基元阵列1中的字线 WL并施加为了从存储器基元擦除数据、在存储器基元中写入数据以及从存储器基元读出数 据所需的电压。数据I/O缓冲器4经由I/O线路而被连接到外部主机(未示出)以接收写入数据、 接收擦除指令、提供读出数据以及接收地址数据和命令数据。数据I/O缓冲器4向列控制 电路2发送所接收的写入数据且从列控制电路2接收读出数据并将其提供到外部。从外部 向数据I/O缓冲器4供给的地址经由地址寄存器5而被发送到列控制电路2和行控制电路 3。从主机向数据I/O缓冲器4供给的命令被发送到命令接口 6。命令接口 6接收来自主机 的外部控制信号并确定向数据I/O缓冲器4供给的数据是写入数据、命令、还是地址。如果 该数据是命令，则命令接口将其作为所接收的命令信号而传送到状态机7。状态机7管理整 个非易失性存储器以接收来自主机的命令、读取、写入、擦除并执行数据I/O管理。从主机向数据I/O缓冲器4供给的数据被传送到编码器/解码器电路8，编码器/ 解码器电路8的输出信号被供给到脉冲产生器9。根据输入信号，脉冲产生器9以特定的时 序(timing)提供具有特定电压的写入脉冲。在脉冲产生器9处产生的脉冲被传送到通过 列控制电路2和行控制电路3选择的任何线路。[存储器阵列和外围电路]图2为存储器基元阵列1的一部分的透视图，以及图3为沿图2的线1-1’截取并 从箭头方向观察的一个存储器基元的截面视图。存在平行设置的多条第一线路或字线WL0-WL2，其与平行设置的多条第二线路或 位线BL0-BL2交叉。存储器基元MC设置在两种线路的每个交叉处并被夹在两种线路之间。 希望地，第一和第二线路由诸如^151、附51、&^1的耐热低电阻材料构成。存储器基元MC包括可变电阻器VR和非欧姆部件NO的串联电路，如图3所示。在施加电压时，可变电阻器VR可以通过电流、热或化学能来使电阻变化。在可变 电阻器VR的上表面和下表面上设置用作阻挡金属层和粘附层的电极ELI、EL2。电极的材 料包括 Pt、Au、Ag、TiAlN, SrRuO, Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO, Al、PtlrOx、PtRhOx, Rh/TaAIN。还可插入能够实现均勻取向的金属膜。可以进一步插入缓冲层、阻挡金属层和 粘附层。可变电阻器VR可以包括通过晶体状态与非晶体状态之间的相变而使电阻变化 的诸如硫属化物的可变电阻器(PRAM)；以及包含含有过渡元素的阳离子的复合化合物并 通过阳离子的迁移来使电阻变化的可变电阻器。图4和5示出了后一种可变电阻器的实例。图4所示的可变电阻器VR包括设置 在电极层11与13之间的记录层12。记录层12由含有至少两种类型的阳离子元素的复合 化合物构成。所述阳离子元素中的至少一种是具有被电子不完全填充的d轨道的过渡元 素，并且相邻的阳离子元素之间的最短距离为0.32nm或更小。具体而言，其可以由化学式 AxMyXz(A和M为不同的元素)表示，并由具有诸如尖晶石结构(AM2O4)、钛铁矿结构(AMO3)、铜铁矿结构(AMO2)、LiMON2结构(AMN2)、黑钨矿结构(AMO4)、橄榄石结构(A2MO4)、锰钡矿 (hollandite)结构(AMO2)、斜方锰矿(ramsdellite)结构(AxMO2)以及钙钛矿结构(AMO3) 的晶体结构的材料形成。在图4的实例中，A包括Zn，M包括Mn，X包括0。在记录层12中，小白圈表示扩 散离子(Zn)，大白圈表示阴离子(0)，小黑圈表示过渡元素离子(Mn)。记录层12的初始状 态为高电阻状态。当电极11保持在固定的电势并且将对电极层13施加负电压时，在记录 层12中的扩散离子的一部分朝向电极层13迁移，从而相对于阴离子减少了记录层12中的 扩散离子。到达电极层13的扩散离子接受来自电极层13的电子并沉淀为金属，由此形成 金属层14。在记录层12内部，阴离子变得过剩，由此增加了记录层12中的过渡元素离子的 化合价(valence)。结果，载流子注入使记录层12变为电子导电，由此完成设定(set)。在 再生(regeneration)时，允许电流流动，电流值很小，以致构成记录层12的材料不发生电 阻变化。通过在记录层12中提供足够时间的大电流流动(其会导致有助于记录层12中的 氧化还原反应的焦耳热)，可以将编程状态(低电阻状态)重设(reset)到初始状态(高电 阻状态)。施加与设定时相反方向的电场也可以实现重设。在图5的实例中，被夹在电极层11与13之间的记录层15由两个层形成第一化 合物层15a和第二化合物层15b。第一化合物层15a被设置在靠近电极层11的一侧并由化 学式AxMlyXlz表示。第二化合物层15b被设置在靠近电极层13的一侧并具有能够容纳来 自第一化合物层15a的阳离子元素的间隙位置。在图5的实例中，在第一化合物层15a中，A包括Mg，Ml包括Mn，Xl包括0。第二 化合物层15b包含作为过渡还原离子的由黑圈表示的Ti。在第一化合物层15a中，小白圈 表示扩散离子(Mg)，大白圈表示阴离子(0)，双圈表示过渡元素离子(Mn)。以诸如两个或更 多的层的多层形式层叠第一化合物层15a和第二化合物层15b。在该可变电阻器VR中，对电极层11和13施加电势，以便第一化合物层15a用作 阳极且第二化合物层15b用作阴极，从而在记录层15中形成电势梯度。在该情况下，在第 一化合物层15a中的扩散离子的一部分迁移通过晶体并进入位于阴极侧的第二化合物层 15b。第二化合物层15b的晶体包括能容纳扩散离子的间隙位置。因此，在间隙位置中捕获 从第一化合物层15a移动来的扩散离子。因此，第一化合物层15a中的过渡元素离子的化 合价增大，而第二化合物层15b中的过渡元素离子的化合价减小。在初始状态下，第一和第 二化合物层15a、15b可处于高电阻状态。在该情况下，在第一化合物层15a中的扩散离子 的一部分从第一化合物层15a迁移到第二化合物层15b，这在第一和第二化合物的晶体中 产生了导电载流子，并由此二者都具有导电性。与上述实例相似，通过在记录层15中提供 足够时间的大电流流动(用于焦耳发热以有助于记录层15中的氧化还原反应)，可以将编 程状态(低电阻状态)重设到擦除状态(高电阻状态)。施加与设定时相反方向的电场也 可以实现重设。非欧姆部件NO可以包括各种二极管，例如，(a)肖特基二极管，(b)PN结二极管， (C)PIN 二极管，以及具有(d)MIM(金属-绝缘体-金属)结构和(e) SIS(硅-绝缘体-硅) 结构。在该情况下，可以插入形成阻挡金属层和粘附层的电极EL2、EL3。如果使用二极管， 从其特性出发，其可进行单极操作。在MIM结构或SIS结构的情况下，其可进行双极操作。 可以以与图3相反的上/下关系设置非欧姆部件NO和可变电阻器VR。可替代地，非欧姆部件NO可以具有上/下颠倒的极性。可以层叠多个上述这种结构以形成三维结构，如图7所示。图8为示出了图7的11-11’截面的截面视图。所示的实例涉及具有基元阵列层MA0-MA3的4-层结构的存储器 基元阵列。上和下存储器基元MCO、MCl共享字线WLOj。上和下存储器基元MCl、MC2共享 位线BLli。上和下存储器基元MC2、MC3共享字线WLlj。代替线路/基元/线路重复，可以 将层间绝缘体插入为在基元阵列层之间的线路/基元/线路/层间绝缘体/线路/基元/ 线路。存储器基元阵列1可以被划分为若干个存储器基元组的MAT。上述列控制电路2 和行控制电路3可被设置在MAT、扇区、或基元阵列层MA的基础上，或被它们共享。可替代 地，它们可以被多条位线BL共享以减小面积。图9为使用二极管SD作为非欧姆部件NO的存储器基元阵列1和外围电路的电路 图。为了简明，假设存储器具有单层结构来进行描述。在图9中，包含在存储器基元MC中的二极管具有连接到字线WL的阳极和经由可 变电阻器VR而连接到位线BL的阴极。每一条位线BL使其一端连接到选择电路2a，该选择 电路2a为列控制电路2的一部分。每一条字线WL使其一端连接到选择电路3a，该选择电 路3a为行控制电路3的一部分。选择电路2a包括在每一条位线BL处设置的选择PMOS晶体管QPO和选择NMOS晶 体管QN0，晶体管QPO和晶体管QNO的栅极和漏极被共用连接。选择PMOS晶体管QPO使其 源极连接到高电势电源Vcc。选择NMOS晶体管QNO使其源极连接到位线侧驱动感测线BDS， 该位线侧驱动感测线BDS被用于施加写入脉冲并在数据读取时供应检测电流。晶体管QP0、 QNO具有连接到位线BL的共用漏极和被供应有位线选择信号BSi的共用栅极。选择电路3a包括在每一条字线WL处设置的选择PMOS晶体管QPl和选择NMOS晶 体管QN1，晶体管QPl和晶体管QNl的栅极和漏极被共用连接。选择PMOS晶体管QPl使其 源极连接到字线侧驱动感测线WDS，该字线侧驱动感测线WDS用于施加写入脉冲并在数据 读取时供应检测电流。选择NMOS晶体管使其源极连接到低电势电源Vss。晶体管QP1、 QNl具有连接到字线WL的共用漏极和被供应有用于选择每一条字线WL的字线选择信号/ WSi的共用栅极。[ 二值数据读取]接下来，在描述多值数据读取/写入之前，描述二值读取/写入以有助于理解。在上述电路中，在每一个存储器基元MC中数据被存储为可变电阻器VR的电阻。例 如，在未选择状态下，字线选择信号/WSO、/WS1、...处于“H”电平(level)，而位线选择信 号BS0、BS1、...处于“L”电平。在该情况下，所有字线WL被设定在“L”电平，所有位线BL 被设定在“H”电平。在未选择状态下，所有存储器基元MC中的二极管SD被反向偏置并关 断，因此没有电流在可变电阻器VR中流动。这里考虑对连接到字线WLl和位线BLl的中间 存储器基元MC的选择。在该情况下，行控制电路3将字线选择信号/WSl设定为“L”电平， 并且列控制电路2将位线选择信号BSl设定为“H”电平。结果，字线WLl被连接到字线侧 驱动感测线WDS，而位线BLl被连接到位线侧驱动感测线BDS。因此，将“H”电平施加到驱 动感测线WDS且将“L”电平施加到驱动感测线BDS导致字线WLl处于“H”电平且位线BLl 处于“L”电平。因此，在选择的基元中，二极管SD被正向偏置以允许电流流动。通过可变电阻器VR的电阻，可以确定在选择的基元中流动的电流的量。因此，通过感测电流的值，便 可以读出数据。即，通过如图10所示使擦除高电阻状态与“1”关联并使编程低电阻状态与 “0”关联，对于小值，感测电流可被检测为“ 1 ”，而对于大值，感测电流可被检测为“0”。选择的字线WLl和未选择的位线BL处于“H”电平，因此没有电流在其中流动。未 选择的字线WL和选择的位线BLl处于“L”电平，因此同样没有电流在其中流动。所以，除 了选择的存储器基元之外，在其他存储器基元中没有电流流动。图11示出了应用于上述基元阵列的二值数据感测放大器电路2b、3b的基本配置。 这些电路被设置在列控制电路2和行控制电路3的内部。该配置被仅仅示出为优选配置实 例，该优选配置实例被开发为当以多层形式设置存储器基元层时的感测放大器方案。因此， 在与本实例一样的单层的情况下，提供感测放大器电路2b、3b中的任一个便足够。
图11所示的感测放大器电路2b、3b包括电流检测型的感测放大器，其包括电阻 器R0、Rl ；其用作用于将在选择的基元中流动的电流转变为电压的部件；虚基元DMC ；电阻 器r0、rl，其用于将在虚基元DMC中流动的电流转变为电压；以及运算放大器(Opamp)0P0、 OPl。通过选择PMOS晶体管QPl来选择基元阵列中的字线WL，其中该选择PMOS晶体管 QPl利用字线选择信号/WS或来自行控制电路3的输出而被驱动。字线WL经由驱动感测 线WDS且经由电阻器Rl而被连接到高电势电源线WPS。通过选择NMOS晶体管QNO来选择 位线BL，其中该选择NMOS晶体管QNO利用选择信号BS或来自列选择电路2的输出而被驱 动。位线BL经由驱动感测线BDS而被连接到低电势电源线BPS。与存储器基元MC等价的虚基元DMC包括虚二极管DSD和虚电阻器DVR，且具有在 存储器基元MC的二值数据电阻之间的中间电阻。虚基元DMC的一端经由选择PMOS晶体管 QP2和电阻器rl而被连接到高电势电源线WPS。PMOS晶体管QP2为PMOS晶体管QPl的虚 部件且总是被驱动为开启。虚基元DMC的另一端经由NMOS晶体管QN2和电阻器r0而被连 接到低电势电源线BPS。NMOS晶体管QN2为选择NMOS晶体管QNO的虚部件且总是被驱动 为开启。感测放大器在主部分中包括两个运算放大器0P0、0P1。运算放大器OPO具有非反 转输入端子和反转输入端子，向非反转输入端子提供来自电阻器rO的中心抽头的输出b的 电压，且向反转输入端子提供在电阻器rO与NMOS晶体管QNO之间的连接节点上的合适电 压。运算放大器OPl具有反转输入端子和非反转输入端子，向反转输入端子提供来自电阻 器rl的中心抽头的输出w的合适电压，且向非反转输入端子提供在电阻器rl与PMOS晶体 管QN2之间的连接节点上的电压。下面描述如此配置的感测放大器电路2b、3b的操作。如上所述，在未选择状态，字 线WL保持在“L”电平，位线BL保持在“H”电平。在选择时，字线选择信号/WS被设定为 “L”，位线选择信号BS被设定为“H”。当为高电势电源线WPS提供“H”电平=Vcc且为低电 势电源线BPS提供“L”电平=Vss时，基元电流在选择的存储器基元MC中流动。具体而言，电阻器RO、Rl、rO、rl具有以下关系。例如，电阻器RO的从用于向运算 放大器OPO提供电压输出b的中心抽头到端子BPS的电阻可以与电阻器rO相同。相似地， 电阻器Rl的从用于向运算放大器OPl提供电压输出w的中心抽头到端子WPS的电阻可以与 电阻器rl相同。在这样的情况下，如果选择的基元处于高电阻状态(以下称为数据“1”)并且基元电流小于在虚基元DMC中流动的电流，那么运算放大器0P0、0P1的输出均变为“H”。 相反地，如果选择的基元处于低电阻状态(以后称为数据“O”)并且基元电流大于在虚基元 DMC中流动的电流，那么运算放大器ΟΡΟ、OPl的输出均变为“L”。因此，可以相互区分数据 “0” 和 “1”。仅仅将感测放大器电路2b、3b的配置作为优选配置实例示出，该优选配置实例被 开发为当以多层形式设置存储器基元层时的感测放大器方案。因此，如果仅仅考虑上述的 二值存储，则仅使用运算放大器0P0、OPl中的一个便足够。可替代地，与运算放大器0Ρ0、 OPl中的一个的反转输入端子和非反转输入端子相关的连接之间的关系可以被颠倒。在该 情况下，根据数据，对于两个运算放大器0Ρ0、0Ρ1的输出，根据数据，当一个呈现“H”时则另 一个呈现“L”。因此，可以准备接收这两个运算放大器输出的另外的运算放大器，以获得与 数据“0”、“ 1，，对应的“H”、“L”的感测输出。[ 二值数据写入] 接下来描述二值数据写入。图12为示出了在数据写入时的选择信号/WS、BS以及对驱动数据线WDS、BDS施 加的写入脉冲WP、BP的波形图。从包含升压(booster)电路的脉冲产生器9产生写入脉冲 WP、BP。在从高电阻状态变化到低电阻状态的数据设定时，与数据写入目标存储器基元 对应的字线WLl的字线选择信号/WSl被设定在“L”电平。此外，与写入目标存储器基元 对应的位线BLl的位线选择信号BSl被设定在“H”电平。同时，为字线侧驱动感测线WDS 提供写入脉冲WP以将可变电阻器VR的电阻从擦除水平(erase level)变化到编程水平 (programlevel)，如图10所示。从图1示出的脉冲产生器9提供写入脉冲WP，且该写入脉 冲WP具有例如Vcc电平的脉冲高度。同时，为位线侧驱动感测线BDS提供Vss电平的负写 入脉冲BP。结果，高电阻状态(擦除状态)的可变电阻器VR被设定为低电阻状态(编程状 态)。在从低电阻状态变化到高电阻状态的数据重设时，虽然可以单独擦除每一个存储 器基元，但可以以批的方式擦除多个存储器基元。在该情况下，与数据擦除目标存储器基元 对应的字线WLl的字线选择信号/WSl被保持在“L”电平且保持时间比在设定时更长。此 夕卜，与写入目标存储器基元对应的位线BLl的位线选择信号BSl同样被保持在“H”电平且 保持时间比在设定时更长。在擦除时，存储器基元处于低电阻状态。因此，为字线侧驱动感 测线WDS提供比设定时低的擦除脉冲EWP。此外，为位线侧驱动感测线BDS提供Vss电平的 负擦除脉冲EBP。由此，处于低电阻状态的可变电阻器中的较长时间的较大电流流动导致了 焦耳热，这可以将可变电阻器重设到高电阻状态。[多值数据写入]接下来描述在非易失性存储器中的多值数据写入。图13提供了示出在多值存储情况下的存储器基元中的电阻分布与数据之间的关 系的图。图13(a)示出每一个存储器基元MC中的2-位数据存储的实例，其中每一个存储 器基元MC的写入被执行为包含在4个电阻分布A-D中。这些分布对应于依次从较高的电 阻分布A开始的2-位数据“11”、“10”、“01”、“00”。图13(b)示出每一个存储器基元MC 中的3-位数据存储的实例，其中每一个存储器基元MC的写入被执行为包含在8个电阻分布A-H中。这些分布对应于依次从较高的电阻分布A开始的3-位数据“111”、“110”、“101”、“100”、“011”、“010”、“001”、“000”。图 13(c)示出每一个存储器基元 MC 中的 4-位 数据存储的实例，其中每一个存储器基元MC的写入被执行为包含在16个电阻分布A-P 中。这些分布对应于依次从较高的电阻分布A开始的4-位数据“1111”、“1110”、“1101”、 “1100”、· · . “0011”、· · .、“0010”、“0001”、“0000”。在多值数据写入的情况下，将写入数据从主机供给到数据I/O缓冲器4。认为在该 情况下，基于每基元的多值数据的存储位的数目来供给数据。例如，在每基元为4值存储的 情况下，从主机以2-位为基础供给数据。在数据I/O缓冲器4处接收主机供给的数据并将 该数据传送到编码器/解码器电路8。输入数据在编码器/解码器电路8处被解码并被发 送到脉冲产生器9。可替代地，将来自外部的输入数据原样发送到脉冲产生器9 (在该情况 下，不需要编码器/解码器电路8)。脉冲产生器9产生写入脉冲WP，以获得图13的电阻水 平A、B、C、D中的任一个。将该脉冲在由状态机7控制的写入时序(write timing)传送到 由行选择电路3所选择的选择的字线WL并用于写入。图14示出了根据输入数据的写入脉冲形成的实例。该实例为使写入脉冲的脉冲 电压根据输入的数据而变化的实例。假设这里所示的可变电阻器VR的擦除状态(“11”)处 于A水平。在该情况下，当输入数据为“00”时，则产生具有最高脉冲高度(Vcc)的写入脉冲 WP，如图14(a)所示。当输入数据为“01”时，则产生具有比最高脉冲高度低一级(one-step) 的高度的写入脉冲WP，如图14(b)所示。当输入数据为“10”时，则产生具有最低脉冲高度 的写入脉冲WP，如图14(c)所示。要求这些写入脉冲WP具有可以将可变电阻器VR的电阻 移动到图13所示的水平D、C、B的电压和脉冲宽度。图15示出了写入脉冲形成的另一实例。在该实施例中，使用输入数据来改变写入脉冲的脉冲宽度。假设擦除状态(“11”) 处于A水平。在该情况下，当输入数据为“00”时，则产生具有最大脉冲宽度的写入脉冲WP， 如图15(a)所示。当输入数据为“01”时，则产生具有比最大脉冲宽度窄一级的脉冲宽度的 写入脉冲WP，如图15(b)所示。当输入数据为“10”时，则产生具有最窄脉冲宽度的写入脉 冲WP，如图15(c)所示。要求这些写入脉冲WP具有可以将可变电阻器VR的电阻移动到图 13所示的水平D、C、B的电压和脉冲宽度。图16示出了八值数据写入脉冲WP的实例，其可以通过组合地使用脉冲宽度和脉 冲高度来改变写入功率。即，假设擦除状态(“111”)处于A水平。在该情况下，当输入数据 为“000”时，则选择具有最大脉冲高度和最宽脉冲宽度的写入脉冲H。当输入数据为“110” 时，则选择具有最小脉冲高度和最窄脉冲宽度的写入脉冲B。图17为示出了用于阶升(st印-up)或阶降(st印-down)写入的写入脉冲的波形 图。在该情况下，写入脉冲WP的数目使可变电阻器VR的电阻变化。在执行这样的阶升或阶 降写入时，使用写入数据的输入来形成初始脉冲，由此缩短写入时间。除了脉冲数目之外， 还可以改变阶宽度。上面描述了其中写入脉冲和擦除脉冲具有相同极性的单极操作。本发明还可以应 用于双极操作类型的非易失性存储器。图18示出了利用非欧姆部件NO的不对称特性向可 变电阻器VR施加反方向脉冲作为擦除脉冲EWP的实例。如已知的，通过施加反方向电压， 可以重设上述可变电阻器。在该情况下，可以使写入脉冲WP分多个阶段变化，并且可以附加地改变相反极性擦除脉冲的脉冲宽度或脉冲高度来获得任意的电阻。在上述实例中，当在一个存储器基元中存储2-位数据时，以2位为基础供给数据。在该情况下，输入数据被传送到脉冲产生器9以写入2位。重复该操作，以执行串行写操作。 此时，对于随机存取，地址被取代。如果供给诸如8位的更多位的输入数据，则依次以2位 为基础进行写入操作。在该情况下，输入数据首先被传送到列控制电路2，并且在写入脉冲 产生器9之前传送相关的信息以执行写入和擦除。[多值数据读取]接下来描述多值数据读取。图19为示出了用于多值数据的感测放大器电路2’、3’的配置的电路图。不同 于图11所示的二值用感测放大器电路2、3，该电路被配置为根据读取水平在三个虚基元 DMCa、DMCb、DMCc之间切换操作性地向运算放大器0P0、0P1施加参考电压的各虚基元DMC。 虚基元DMCa-DMCc包括各自的串联电路，该串联电路包括二极管SD的虚设物或虚二极管 DSDa-DSDc,以及虚电阻器DVRa_DVRc。以四值数据读取为例，一个存储器基元MC可以取图 13(a)所示的4个电阻分布A-D。因此，在电阻分布A-D之间的电阻RLa、RLb、RLc被设定为 虚电阻器DVRa、DVRb、DVRc的电阻。虚PMOS晶体管QP2a_Q02c和虚匪OS晶体管QN2a_QN2c 还用作选择虚基元DMCa-DMCc中的一个的选择晶体管。因此，通过逐个地在读取电阻水平RLa、RLb、RLc当中进行选择来使参考电阻变 化，可以检测出存储器基元MC的电阻水平。还可以通过将读取电阻水平设定为校验水平来在写入时将读取操作应用于校验 读取。上述电路至终是一个实例。该电路可以被形成为这样的电路，该电路操作性地通 过将在存储器基元MC中流动的电流的值转变为充电电压并确定其阈值电压可变的钳位晶 体管处的充电电压来感测数据。上述存储器基元阵列并不特别地局限于单层结构。如果以多层形式设置上述存储 器基元，则可以额外地增加数据存储能力。在该情况下，即使由上层和下层共享部分的字 线和位线，考虑到电流流动的方向而检测在每一个线路中流动的电流的值允许读出多值数 据。
权利要求
一种非易失性半导体存储器件，包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电阻器；脉冲产生器，其操作性地基于三值或更高的写入数据而产生用于使所述可变电阻器的电阻按三个或更多的阶段变化的多个类型的写入脉冲；以及选择电路，其操作性地基于写入地址而从所述存储器基元阵列选择写入目标存储器基元并将从所述脉冲产生器产生的所述写入脉冲供给到所述选择的存储器基元。
2.根据权利要求1的非易失性半导体存储器件，其中所述脉冲产生器产生在脉冲高度 和脉冲宽度中的至少一方面彼此不同的多个类型的写入脉冲。
3.根据权利要求1的非易失性半导体存储器件，其中所述脉冲产生器根据输出脉冲数 目不同的多个脉冲而产生不同的写入脉冲。
4.根据权利要求1的非易失性半导体存储器件，所述存储器基元包括被串联连接到所 述可变电阻器的非欧姆部件。
5.根据权利要求4的非易失性半导体存储器件，其中所述非欧姆部件包括二极管。
6.根据权利要求1的非易失性半导体存储器件，其中所述脉冲产生器产生用于擦除存 储器基元中的数据的擦除脉冲，其中所述写入脉冲具有与所述擦除脉冲的极性不同的极性。
7.根据权利要求1的非易失性半导体存储器件，其中所述脉冲产生器产生用于擦除存 储器基元中的数据的擦除脉冲，其中所述写入脉冲和所述擦除脉冲具有相同的极性。
8.根据权利要求1的非易失性半导体存储器件，还包括多个虚电阻器，其每一个作为所述可变电阻器的读取电阻水平的标准；以及感测放大器电路，其操作性地比较所述虚电阻器中的特定的一个的电阻与所述选择的 存储器基元中的所述可变电阻器的电阻并提供比较结果，其中数据读取包括依次选择所述虚电阻器以使作为所述标准的电阻变化，由此检测所 述选择的存储器基元的电阻水平。
9.根据权利要求8的非易失性半导体存储器件，其中所述数据读取包括在数据写入时 校验。
10.一种非易失性半导体存储器件，包括存储器基元阵列，其形成在多个层叠的层中，每一个层包括多条字线、与所述字线交叉 的多条位线、以及设置在所述字线与所述位线的交叉点处的存储器基元，所述存储器基元 包括以矩阵形式设置的电可擦除可编程非易失性存储器基元，每一个存储器基元使用可变 电阻器；脉冲产生器，其操作性地基于三值或更高的写入数据而产生用于使所述可变电阻器的 电阻按三个或更多的阶段变化的多个类型的写入脉冲；以及选择电路，其操作性地基于写入地址而从所述存储器基元阵列选择写入目标存储器基 元并将从所述脉冲产生器产生的所述写入脉冲供给到所述选择的存储器基元。
11.根据权利要求10的非易失性半导体存储器件，其中所述字线或所述位线被所述存 储器基元阵列中的两个相邻的层共享。
12.根据权利要求10的非易失性半导体存储器件，其中所述脉冲产生器产生在脉冲高 度和脉冲宽度中的至少一方面彼此不同的多个类型的写入脉冲。
13.根据权利要求10的非易失性半导体存储器件，其中所述脉冲产生器根据输出脉冲 数目不同的多个脉冲而产生不同的写入脉冲。
14.根据权利要求10的非易失性半导体存储器件，所述存储器基元包括被串联连接到 所述可变电阻器的非欧姆部件。
15.根据权利要求14的非易失性半导体存储器件，其中所述非欧姆部件包括二极管。
16.一种非易失性半导体存储器件，包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存 储器基元使用可变电阻器；解码器电路，其操作性地基于将被写入所述存储器基元阵列中的输入数据而产生将被 写入所述存储器基元中的特定的一个中的三值或更高的写入数据；以及脉冲产生器，其操作性地基于所述写入数据而产生用于使所述可变电阻器的电阻按三 个或更多的阶段变化的多个类型的写入脉冲。
17.根据权利要求16的非易失性半导体存储器件，其中所述脉冲产生器产生在脉冲高 度和脉冲宽度中的至少一个方面彼此不同的多个类型的写入脉冲。
18.根据权利要求16的非易失性半导体存储器件，其中所述脉冲产生器根据输出脉冲 数目不同的多个脉冲而产生不同的写入脉冲。
19.根据权利要求16的非易失性半导体存储器件，所述存储器基元包括被串联连接到 所述可变电阻器的非欧姆部件。
20.根据权利要求19的非易失性半导体存储器件，其中所述非欧姆部件包括二极管。
全文摘要
一种非易失性半导体存储器件包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电阻器。脉冲产生器操作性地基于三值或更高的写入数据而产生用于使所述可变电阻器的电阻按三个或更多的阶段变化的多个类型的写入脉冲。选择电路操作性地基于写入地址而从所述存储器基元阵列选择写入目标存储器基元并将从所述脉冲产生器产生的所述写入脉冲供给到所述选择的存储器基元。
文档编号H01L27/10GK101828236SQ20088011206
公开日2010年9月8日 申请日期2008年9月9日 优先权日2007年10月17日
发明者井上裕文, 户田春希, 永嵨宏行 申请人:株式会社东芝