专利名称：非易失性存储器及其制造方法
技术领域：
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种非易失性存 储器及其制造方法。
背景技术：
随着消费性电子产品的普及与系统产品的广泛应用，对于具有低功率耗损、低成 本、高读取/写入速度、小体积与高容量密度的存储器的需求也越来越高。因此，将多种功 能相异的元件混载于单一半导体衬底上的作法因应而生。在单一芯片上混载非易失性存储 器及逻辑电路的嵌入式(embedded)非易失性存储器即为一例。在逻辑电路中，除了包括用以控制存储器或进行运算的电路元件外，通常也会含 有非易失性存储器。一般而言，非易失性存储器的栅极结构是通过进行光刻工艺与刻蚀工 艺将导体材料层图案化而形成的。随着半导体工艺技术的快速发展，为了增进元件的速度与效能，积体电路的集成 度必须持续地提升，且存储器元件的每一个存储单元所占的面积必须缩减。因此，如何在有 限的芯片面积下，利用简单的制造方法并使用较少的掩膜制作出非易失性存储器，将是目 前极为重要的课题。
发明内容
有鉴于此，本发明提供一种非易失性存储器的制造方法，为后栅极工艺(gate last process)0本发明另提供一种非易失性存储器，其具有尺寸较小的存储单元。本发明提出一种非易失性存储器的制造方法。首先，提供一衬底。接着，于衬底上 形成图案化掩膜层，且图案化掩膜层具有多个开口。之后，于各开口中的图案化掩膜层的侧 壁上形成多个第一间隙壁。随之，于各开口中的相邻两第一间隙壁之间的衬底上形成栅介 电层。然后，于衬底上形成导体层，至少填满开口并覆盖第一间隙壁。接着，对导体层进行 平坦化工艺，以形成多个栅极结构。之后，移除图案化掩膜层，再于相邻两栅极结构之间的 衬底中形成掺杂区。续之，于栅极结构的侧壁上形成多个第二间隙壁。接着，于相邻两第二 间隙壁之间形成接触窗插塞(the contact plugs)。本发明另提出一种非易失性存储器，包括多个栅极结构、多个掺杂区、多个第二间 隙壁以及多个接触窗插塞。栅极结构配置于衬底上，各栅极结构包括控制栅极与栅介电层。 控制栅极配置于衬底上，且各控制栅极的两侧具有二个第一间隙壁。栅介电层配置于控制 栅极与衬底之间。掺杂区配置于相邻两栅极结构之间的衬底中。第二间隙壁配置于栅极结 构的侧壁上。接触窗插塞配置于相邻两第二间隙壁之间。基于上述，本发明的非易失性存储器的制造方法先在开口中形成第一间隙壁，再 利用平坦化工艺使填入开口的导体层平坦化以形成栅极结构，可有助于缩小各个存储单元 的尺寸。此外，在相邻两第二间隙壁之间形成自对准接触窗，可有效防止工艺误差所造成的缺陷，以确保元件品质。再者，本发明的非易失性存储器的每个控制栅极两侧各具有第一间隙壁，因此存 储单元的尺寸较小。
图1A至图1H是依照本发明的一实施例的非易失性存储器的制造流程剖面示意 图。附图标号100:衬底102、102a:垫层104:图案化掩膜层105、114:开口106、106，高温氧化层108:第一间隙壁110:栅介电层112:导体层112a:顶盖层112b:控制栅极116:掺杂区118:第二间隙壁120:介电层120a:接触窗开口122 接触窗插塞124 栅极结构126:凹陷部
具体实施例方式图1A至图1H是依照本发明的一实施例的非易失性存储器的制造流程剖面示意 图。请参照图1A，提供一衬底100。衬底100例如是半导体衬底，如N型或P型的硅衬 底、三五族半导体衬底等。一般而言，衬底100包括主要元件区与周边电路区。在半导体元 件工艺中，于主要元件区例如是进行存储器工艺等，而于周边电路区例如是进行逻辑工艺 等。在此实施例中，后续是以在逻辑工艺中形成非易失性存储器为例来进行说明。请继续参照图1A，于衬底100上依序形成垫层102与图案化掩膜层104。垫层102 的材料例如是氧化硅，且其形成方法例如是热氧化法或化学汽相沉积法。图案化掩膜层104 例如是具有开口 105，以暴露出部分的垫层102表面。图案化掩膜层104的材料例如是氮化 硅。图案化掩膜层104的形成方法例如是先以化学汽相沉积法于衬底100上形成一层掩膜 材料层(未绘示)，之后再依序进行光刻工艺、刻蚀工艺移除部分掩膜材料层而形成的。值得注意的是，在此步骤中，图案化掩膜层104之间的开口 105配置是根据后续预形成栅极结构的区域来设计，亦即开口 105的形成位置即为后续预形成栅极结构的区域。请参照图1B，于衬底100上形成高温氧化层(high temperature oxide,HTO)106。 高温氧化层106顺应性地覆盖垫层102与图案化掩膜层104。高温氧化层106的形成方法 例如是热氧化法。之后，于开口 105中的图案化掩膜层104侧壁上形成第一间隙壁108。第 一间隙壁108的顶面高度例如是低于图案化掩膜层104的顶面高度。第一间隙壁108的材 料可以是会使电荷陷入于其中的电荷储存材料，其例如是氮化硅、钽氧化硅、钛酸锶硅或铪 氧化硅等。第一间隙壁108的形成方法例如是先以化学汽相沉积法于衬底100上形成填入 开口 105的电荷储存材料层(未绘示)，之后再进行非等向性刻蚀工艺移除部分电荷储存材 料层，以于图案化掩膜层104的侧壁上形成间隙壁结构。移除部分电荷储存材料层而形成 第一间隙壁108例如是使用反应性离子刻蚀(reactive ion etch,RIE)工艺。在一实施例 中，在进行反应性离子刻蚀的过程中，位于相邻两第一间隙壁108之间的高温氧化层106以 及部分暴露出的垫层102也会被移除，而形成垫层102a。请参照图1C，在一实施例中，还可以利用原位蒸汽生成法(in-situ steam generation, ISSG)于衬底100上全面性地形成一层氧化物层(未绘示)，之后再进行湿式 浸泡(wet dip)工艺移除氧化物层。湿式浸泡工艺不仅会移除由原位蒸汽生成法所形成的 氧化物层，也会同时移除位于图案化掩膜层104顶面的氧化物，而形成高温氧化层106’。湿 式浸泡工艺所使用的溶剂例如是氢氟酸溶液(HF)。在此说明的是，在进行非等向性刻蚀工 艺以形成第一间隙壁108时，可能会对垫层102a或第一间隙壁108的材料造成损伤，因此 使用活性较强的原位蒸汽生成法于衬底100上形成氧化物，再利用湿式浸泡工艺移除氧化 物，可以去除在已知工艺中受到损伤的材料，避免后续工艺受影响。随之，于衬底100上形 成栅介电层110。栅介电层110会形成在开口 105中的相邻两第一间隙壁108之间。栅介 电层110的材料例如是氧化硅，其形成方法例如是氧化法。请参照图1D，于衬底100上形成导体层112，其至少填满开口 105并覆盖第一间 隙壁108。导体层112的材料例如是掺杂多晶硅，且其形成方法例如是化学汽相沉积法。 接着，对导体层112进行平坦化工艺使导体层112的顶面与图案化掩膜层104的顶面约 略相等，以形成栅极结构。平坦化工艺例如是化学机械抛光工艺(chemical mechanical polishing, CMP)，并以图案化掩膜层104作为抛光终止层。请参照图1E，在一实施例中，可选择性地进行氧化工艺，以使部分导体层112形成 氧化物。在进行氧化工艺的过程中，仅有导体层112的上半部受到氧化而作为顶盖层112a， 而导体层112的下半部则维持原先的导体材料而作为控制栅极112b。栅介电层110、第一间 隙壁108、控制栅极112b与顶盖层112a例如是共同作为非易失性存储器的栅极结构124。此外，在另一实施例中，也可以不需要使导体层112的上半部形成氧化物，而是直 接在导体层112上形成另一层介电层(未绘示)作为顶盖层。请参照图1F，移除图案化掩膜层104，而形成开口 114。移除图案化掩膜层104的 方法可以是干式刻蚀法或湿式刻蚀法。在移除图案化掩膜层104时，配置在栅极结构124 侧壁的高温氧化层106’可以作为保护第一间隙壁108与控制栅极112b之用。之后，于相 邻两栅极结构124之间的衬底100中形成掺杂区116。掺杂区116例如是重掺杂区，以作为 非易失性存储器的源极区或汲极区。掺杂区116的形成方法例如是以栅极结构124为掩膜 进行离子植入工艺。
请参照图1G，于开口 114中的栅极结构124侧壁上形成第二间隙壁118。第二间 隙壁118的材料例如是氮化硅。第二间隙壁118的形成方法例如是先以化学汽相沉积法于 衬底100上形成填入开口 114的间隙壁材料层(未绘示)，之后再进行非等向性刻蚀工艺移 除部分间隙壁材料层，以于高温氧化层106’的侧壁上形成第二间隙壁118。请参照图1H，于衬底100上形成介电层120。介电层120例如是覆盖栅极结构124， 且至少填满开口 114中相邻两第二间隙壁118之间的间隙。介电层120例如是选用具有与 第二间隙壁118不同刻蚀选择性的材料，其可以是氧化硅。之后，移除部分介电层120与部 分垫层102a，以形成接触窗开口 120a。接触窗开口 120a例如是形成在掺杂区116上的相 邻两第二间隙壁118之间。接触窗开口 120a例如是依序进行光刻工艺与刻蚀工艺。由于 介电层120的刻蚀选择性与第二间隙壁118的刻蚀选择性不同，因此接触窗开口 120a例如 是自对准接触窗(self-aligned contact, SAC)开口。特别说明的是，在移除部分介电层 120时以形成接触窗开口 120a时，即使发生对准失误的情况，也可以通过配置在栅极结构 124侧壁上的第二间隙壁118防止栅极结构124受到损伤。接着，于接触窗开口 120a中填 入导体材料层，以于相邻两第二间隙壁118之间形成接触窗插塞122。接触窗插塞122的材 料例如是钨、铜、铝或其他合适的金属。上述实施例的非易失性存储器的制造方法为后栅极工艺(gate last process), 其通过图案化掩膜层104的开口 105定义出栅极结构124预形成的位置，再于开口 105中形 成第一间隙壁108与控制栅极112b，并在移除图案化掩膜层104之后，形成第二间隙壁118 与位于相邻两第二间隙壁118之间的接触窗插塞122。利用化学机械抛光工艺使填入开口 105的导体层平坦化以形成控制栅极112b，可有助于缩小各个存储单元的尺寸。此外，通过 在相邻两第二间隙壁118之间形成自对准接触窗，可有效防止因对准失误等工艺误差所造 成的缺陷，以确保元件品质。以下将继续以图IH为例，对本发明之非易失性存储器的结构加以说明。请参照图1H，非易失性存储器包括栅极结构124、掺杂区116、第二间隙壁118以 及接触窗插塞122。栅极结构124配置于衬底100上。掺杂区116配置于相邻两栅极结构 124之间的衬底100中。第二间隙壁118配置于栅极结构124之侧壁上。接触窗插塞122 配置于相邻两第二间隙壁118之间。衬底100例如是半导体衬底，如N型或P型的硅衬底、三五族半导体衬底等。衬底 100上例如是配置有垫层102a。垫层102a例如是位于栅极结构124与衬底100之间，且位 于第二间隙壁118与衬底100之间。垫层102a的材料例如是氧化硅。在一实施例中，衬底 100上还配置有介电层120。介电层120例如是覆盖栅极结构124与第二间隙壁118，且接 触窗插塞122例如是配置于介电层120中。介电层120的材料例如是氧化硅。各栅极结构124包括控制栅极112b、栅介电层110与二个第一间隙壁108。控制 栅极112b配置于衬底100上，且控制栅极的两侧具有二个凹陷部126。也就是说，控制栅 极112b的顶部面积例如是大于底部面积，而凹陷部126是配置在控制栅极112b下方靠近 栅介电层110的两侧位置。控制栅极112b的材料例如是掺杂多晶硅。栅介电层110配置 于控制栅极122b与 垫层102a之间。栅介电层110的材料例如是氧化硅。电荷储存间隙壁 108分别配置于凹陷部126中。在一实施例中，第一间隙壁108与控制栅极112b相接触。 第一间隙壁108的材料可以是会使电荷陷入于其中的材料，其例如是氮化硅、钽氧化硅、钛酸锶硅或铪氧化硅等。在一实施例中，各栅极结构124更包括顶盖层112a，配置于控制栅极 112b上。顶盖层112a的材料可以为氧化物，例如是掺杂多晶硅的氧化物。在一实施例中，非易失性存储器更包括高温氧化层106’，配置在栅极结构124与 第二间隙壁118之间，并配置于第一间隙壁108与垫层102a之间。配置在栅极结构124侧 壁的高温氧化层106’例如是可作为保护第一间隙壁108与控制栅极112b之用。第二间隙壁118配置在位于掺杂区116上方的垫层102a上。在一实施例中，第二 间隙壁118的刻蚀选择性与介电层120的刻蚀选择性不同。第二间隙壁118的材料例如是 氮化硅。接触窗插塞122例如是自对准接触窗插塞而配置在相邻两第二间隙壁118之间的 掺杂区116上，并与掺杂区118相接触。接触窗插塞122的材料例如是钨、铜、铝或其他合 适的金属。
综上所述，本发明的非易失性存储器的制造方法利用图案化掩膜层的开口配置定 义栅极结构预形成的位置，再于开口中形成第一间隙壁及作为控制栅极的导体层，并通过 对导体层进行平坦化工艺，因此可有效减小存储单元的尺寸。而且，本发明的方法在栅极结 构的侧壁上形成第二间隙壁，并在相邻两第二间隙壁之间形成自对准接触窗，因此可有效 防止工艺误差所造成的缺陷，以确保元件品质。本发明的非易失性存储器通过在控制栅极两侧配置凹陷部，并在凹陷部中配置第 一间隙壁，因此存储单元会具有较小的尺寸。此外，本发明的非易失性存储器及其制造方法可以应用在现有的半导体元件中， 特别是可用于嵌入式(embedded)非易失性存储器的工艺中，并能够与现有的逻辑工艺相 整合，工艺简单且可以减少掩膜的使用，降低制造成本。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本技术领域中 的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护 范围当视权利要求所界定范围为准。
权利要求
一种非易失性存储器的制造方法，其特征在于，所述方法包括提供一衬底；于所述衬底上形成一图案化掩膜层，且所述图案化掩膜层具有多个开口；于各所述这些开口中的所述图案化掩膜层的侧壁上形成多个第一间隙壁；于各所述这些开口中的相邻两第一间隙壁之间的所述衬底上形成一栅介电层；于衬底上形成一导体层，至少填满所述这些开口并覆盖所述这些第一间隙壁；对所述导体层进行一平坦化工艺，以形成多个栅极结构；移除所述图案化掩膜层；于相邻两栅极结构之间的所述衬底中形成一掺杂区；于所述这些栅极结构的侧壁上形成多个第二间隙壁；以及于相邻两第二间隙壁之间形成一接触窗插塞。
2.如权利要求1所述的非易失性存储器的制造方法，其特征在于，于进行所述平坦化 工艺之后，更包括进行一氧化工艺，以使所述导体层的上半部形成氧化物。
3.如权利要求1所述的非易失性存储器的制造方法，其特征在于，于形成所述图案化 掩膜层之后与形成所述这些第一间隙壁之前，更包括于所述衬底上顺应性地形成一高温氧化层。
4.如权利要求1所述的非易失性存储器的制造方法，其特征在于，于形成所述图案化 掩膜层之后与形成所述这些第一间隙壁之前，所述方法更包括进行一原位蒸汽生成工艺；以及 进行一湿式浸泡工艺。
5.如权利要求1所述的非易失性存储器的制造方法，其特征在于，形成所述接触窗插 塞的方法包括于所述衬底上形成一介电层；于所述介电层中形成一接触窗开口 ；以及于所述接触窗开口中填入一导体材料层。
6.如权利要求5所述的非易失性存储器的制造方法，其特征在于，所述介电层的刻蚀 选择性与所述第二间隙壁的刻蚀选择性不同。
7.如权利要求1所述的非易失性存储器的制造方法，其特征在于，所述这些第一间隙 壁的顶面高度低于所述图案化掩膜层的顶面高度。
8.如权利要求1所述的非易失性存储器的制造方法，其特征在于，所述这些第一间隙 壁与所述这些第二间隙壁的材料包括氮化硅。
9.一种非易失性存储器，其特征在于，所述存储器包括 多个栅极结构，配置于一衬底上，各所述这些栅极结构包括一控制栅极，配置于所述衬底上，所述控制栅极的两侧具有二第一间隙壁；以及 一栅介电层，配置于所述控制栅极与所述衬底之间； 多个掺杂区，分别配置于相邻两栅极结构之间的所述衬底中； 多个第二间隙壁，分别配置于各所述些栅极结构的侧壁上；以及 多个接触窗插塞，分别配置于相邻两第二间隙壁之间。
10.如权利要求9所述的非易失性存储器，其特征在于，各所述这些栅极结构更包括一顶盖层，配置于所述控制栅极上。
11.如权利要求9所述的非易失性存储器，其特征在于，所述存储器更包括一高温氧化 层，配置于各所述这些栅极结构与各所述这些第二间隙壁之间。
12.如权利要求9所述的非易失性存储器，其特征在于，所述存储器更包括一介电层， 配置于所述衬底上，且所述这些接触窗插塞配置于所述介电层中。
13.如权利要求12所述的非易失性存储器，其特征在于，所述介电层的刻蚀选择性与 所述第二间隙壁的刻蚀选择性不同。
14.如权利要求9所述的非易失性存储器，其特征在于，所述这些第一间隙壁与所述控 制栅极相接触。
15.如权利要求9所述的非易失性存储器，其特征在于，所述这些第一间隙壁与所述这 些第二间隙壁的材料包括氮化硅。
全文摘要
一种非易失性存储器及其制造方法。所述非易失性存储器包括多个栅极结构、多个掺杂区、多个第二间隙壁以及多个接触窗插塞。栅极结构配置于衬底上，各栅极结构包括控制栅极与栅介电层。控制栅极配置于衬底上，且各控制栅极的两侧具有两个第一间隙壁。栅介电层配置于控制栅极与衬底之间。掺杂区配置于相邻两栅极结构之间的衬底中。第二间隙壁配置于栅极结构的侧壁上。接触窗插塞配置于相邻两第二间隙壁之间。
文档编号H01L23/522GK101847606SQ20091012689
公开日2010年9月29日 申请日期2009年3月24日 优先权日2009年3月24日
发明者廖修汉, 蒋汝平 申请人:华邦电子股份有限公司