专利名称：半导体装置的制造方法
技术领域：
本发明是关于一种半导体装置的制造方法，特别是关于一种利用直通硅晶穿孔 (Through Silicon Via ；TSV)技术的半导体装置的制造方法。
背景技术：
三维集成电路(3D IC)是利用先进的晶片堆叠技术而制备而成，其是将具不同功 能的芯片(chip)堆叠成具三维结构的集成电路(IC)。相较于二维结构的IC，3D IC的堆叠 技术不仅可使3D IC信号传递路径缩短，更让3D IC的运作速度加快，且具低耗电的表现。 要实现3D IC的堆叠技术，TSV技术是新一代使堆叠的芯片能够互连的技术。TSV技术让 3D IC中的芯片间的信号传递路径更短，因此3D IC的运作性能会更加快速，而且由于没有 堆叠晶粒数目的限制，所以TSV技术俨然成为目前热门的关键技术之一。传统的TSV技术的制程方法首先在晶片上形成多个盲孔，接着以导电材料将盲孔 填满，之后再将晶片薄化，最后再经形成凸块、切割晶片及堆叠接合等制程。传统的TSV技术制作穿孔的方式是研磨晶片的背面使其薄化，直到盲孔变成穿孔 为止。通常制程上需将盲孔的深度制作成较最后穿孔的深度为深，薄化后盲孔的底部附近 有部份会被研磨掉，而其中的导电材料也会随之被研磨掉，故传统的TSV技术会造成导电 材料的浪费，增加成本。再者，将较深的盲孔填满所需的制程时间需更长，较不经济，而且控制较深的盲孔 底部与其内壁处间的导电材料堆填的速度，使盲孔得充分镀填而不至形成有未被填充的中 空部位的制程较困难，且其成功率亦不高。另外，高深宽比(Aspect ratio)的盲孔，容易造 成绝缘层与金属晶种层沉积品质不良的问题。综上所述，目前TSV技术仍具有需较长的填孔时间且填孔的成功率不高，再加上 部分导电材料被研磨掉而造成浪费等缺点。这些缺点仍待克服，以利3DIC技术持续发展。
发明内容
本发明的一范例提供一种半导体装置的制造方法，利用该制造方法可使直通硅晶 穿孔(Through Silicon Via ;TSV)技术，缩短其制程时间、提高其制造的可靠度及减少其导 电材料的浪费。本发明的半导体装置的制造方法的一实施范例首先提供具一有源面及与该有源 面相对设置的一背面的一晶片。接着，研磨晶片的背面以获得一薄化晶片。之后，于该薄化 晶片上，形成多个分别于有源面及背面上具有开口的通孔。然后，形成一绝缘层于该薄化晶 片的有源面和该些通孔的内壁。随后，于该绝缘层上形成一导电层。接着，以电化学的方式 填满导电材料于该些通孔内。之后，于各该通孔的至少一开口上形成凸块。最后，切割该薄 化晶片，以形成彼此独立的晶粒。本发明的半导体装置的制造方法的另一实施范例首先提供具一有源面及与该有 源面相对设置的一背面的一晶片。接着，研磨晶片的背面以获得一薄化晶片。之后，于该薄化晶片上，形成多个分别于有源面及背面上具有开口的通孔。然后，形成一导电层于该背面 或该有源面。接着，以电化学的方式填满导电材料于该些通孔内。之后，移除该导电层。然 后，于各该通孔的至少一开口上形成凸块。最后，切割该薄化晶片，以形成彼此独立的晶粒。
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具 体实施方式作详细说明，其中图1A至图II为一系列的剖面示意图，其是例示本发明第一实施例的半导体装置 的制造方法；图2A至图2H为一系列的剖面示意图，其是例示本发明第二实施例的半导体装置 的制造方法；图3A至图3H为一系列的剖面示意图，其是例示本发明第三实施例的半导体装置 的制造方法；及图4A至图41为一系列的剖面示意图，其是例示本发明第四实施例的半导体装置 的制造方法。主要元件符号说明
10曰t±" 日日/T
12有源面
14背面
16薄化晶片
18通孔
20a、20b开口
22绝缘层
24内壁
26导电层
28遮障层
30导电材料
32凸块
34晶粒
36导电载体
具体实施例方式
图1A至图II为一系列的剖面示意图，其是例示本发明第一实施例的半导体装置 的制造方法。如图1A所示，本发明第一实施例揭示的半导体装置的制造方法首先提供一晶 片10。该晶片10包含一有源面12，及与该有源面12相对设置的一背面14。有源面12是 指晶片10上载有集成电子电路(Integratedcircuitry)的表面，而背面14可为实质上与 有源面12平行的平面。接着，如图1B所示，对晶片10的背面14进行研磨，使其薄化至一 预定厚度，形成一薄化晶片16。该预定厚度可介于10微米至200微米之间，而较佳地，该预 定厚度可约为50微米。之后，如图1C所示，于该薄化晶片16上形成多个通孔18。该些通孔18均贯穿该薄化晶片16，使各该通孔18具有分别位于有源面12及背面14上的两开口 (20a和20b)。形成多个通孔18于该薄化晶片16上的方式可选自反应性离子蚀刻(RIE)、 深层反应性离子蚀刻(DRIE)、激光(LASER)及湿蚀刻(Wet etching)等方法之一。然后，如 图1D所示，形成一绝缘层22于该薄化晶片16的有源面12和该些通孔18的内壁24。绝缘 层22提供电性绝缘，其并可另具阻障通孔18的填充金属渗透(Diffusion)至薄化晶片16 的功能。随后，如图1E所示，于绝缘层22上依序形成一遮障层28和一导电层26。该遮障 层28可阻障通孔18填充金属渗透至薄化晶片16，而该导电层26可为一电镀用的金属晶种 层(Metal seed layer)以及用于填孔时的电化学沉积制程。又如图IF所示，以电化学的方 式填满导电材料30于该些通孔18内，其中导电材料30可为铜或铜的合金等金属材料。再 者，如图1G所示，各该通孔18的两开口(20a和20b)上形成相对应且与导电材料30连接 的凸块32。另外，如图1H所示，切割该薄化晶片16，以形成彼此独立的晶粒34。最后，将多 个晶粒34堆叠，其中，上下相邻的晶粒34的相对应的凸块32相顶抵。相顶抵的凸块32间 经过回焊(Reflow)，可使相顶抵的凸块32接合，而致使堆叠的晶粒34彼此接合，形成一堆 叠结构。凸块32的材料可为主要包括锡(Sn)、铅(Pb)、银(Ag)等材料的含铅焊料，或者为 无铅焊料，例如纯锡凸块、锡_银(Sn-Ag)、锡-银-铋(Sn-Ag-Bi)、锡-银-铜(Sn-Ag-Cu) 或锡-银-铜-铋(Sn-Ag-Cu-Bi)等材料所构成。图2A至图2H为一系列的剖面示意图，其是例示本发明第二实施例的半导体装置 的制造方法。如图2A所示，本发明第二实施例揭示的半导体装置的制造方法首先提供一晶 片10。该晶片10包含一有源面12，及与该有源面12相对设置的一背面14。有源面12是 指晶片10上载有集成电子电路(Integratedcircuitry)的表面，而背面14可为实质上与 有源面12平行的平面。接着，如图2B所示，对晶片10的背面14进行研磨，使其薄化至一 预定厚度，形成一薄化晶片16。该薄化晶片16的厚度可介于10微米至200微米之间，而 较佳地，该预定厚度可约为50微米。之后，如图2C所示，于该薄化晶片16上形成多个通孔 18。该些通孔18均贯穿该薄化晶片16，使各该通孔18具有分别位于有源面12及背面14 上的两开口(20a和20b)。形成多个通孔18于该薄化晶片16上的方式可选自反应性离子 蚀刻(RIE)、深层反应性离子蚀刻(DRIE)、激光(LASER)及湿蚀刻(Wet etching)等方法之 一。然后，如图2D所示，设置一导电层36于薄化晶片16的背面14。于另一实施例中，该导 电层36是设置于薄化晶片16的有源面12。导电层36是用于填孔时的电化学沉积制程，且 其材质可选自铜(Cu)、钛(Ti)、钨(W)或其合金之一。随后，如图2E所示，以电化学的方式填满导电材料30于该些通孔18内，并于通孔 18填满后，再以蚀刻液将该导电层36移除。其中导电材料30可为铜或铜的合金等金属材 料。又如图2F所示，于各该通孔18的两开口(20a和20b)上形成相对应且与导电材料30 连接的凸块32。再者，如图2G所示，切割该薄化晶片16，以形成彼此独立的晶粒34。最后， 如图2H所示，将多个晶粒34堆叠，其中，上下相邻的晶粒34的相对应的凸块32相顶抵。相 顶抵的凸块32间经过回焊(Reflow)，可使相顶抵的凸块32接合，而致使堆叠的晶粒34彼 此接合，形成一堆叠结构。图3A至图3H为一系列的剖面示意图，其是例示本发明第三实施例的半导体装置 的制造方法。如图3A所示，本发明第三实施例揭示的半导体装置的制造方法首先提供一晶片10。该晶片10包含一有源面12，及与该有源面12相对设置的一背面14。有源面12是 指晶片10上载有集成电子电路(Integratedcircuitry)的表面，而背面14可为实质上与 有源面12平行的平面。接着，如图3B所示，对晶片10的背面14进行研磨，使其薄化至一 预定厚度，形成一薄化晶片16。该预定厚度可介于10微米至200微米之间，而较佳地，该预 定厚度可约为50微米。之后，如图3C所示，于该薄化晶片16上形成多个通孔18。该些通 孔18均贯穿该薄化晶片16，使各该通孔18具有分别位于有源面12及背面14上的两开口 (20a和20b)。形成多个通孔18于该薄化晶片16上的方式可选自反应性离子蚀刻(RIE)、 深层反应性离子蚀刻(DRIE)、激光(LASER)及湿蚀刻(Wet etching)等方法之一。然后，如 图3D所示，形成一绝缘层22于该薄化晶片16的有源面12和该些通孔18的内壁24。绝缘 层22提供电性绝缘以及具阻障通孔18的填充金属渗透至薄化晶片16的功能。随后，如图3E所示，于绝缘层22上依序形成一遮障层28和一导电层26。该遮障 层28可阻障通孔18填充金属渗透至薄化晶片16，而该导电层26可为一电镀用的金属晶 种层(Metal seed layer)且用于填孔时的电化学沉积制程。又，如图3F所示，以电化学的 方式填满导电材料30于该些通孔18内，其中导电材料30可为铜或铜的合金等金属材料。 再，如图3G所示，于各该通孔18位于薄化晶片16有源面12的开口 20a上形成与导电材料 30连接的凸块32。在另一实施例中，凸块32形成于该通孔18位于背面14上的开口 20b。 最后，利用微蚀刻(Micro-etching)制程将各通孔18未设有凸块32的另一开口 20b的导 电材料30进行蚀刻，使其形成下凹状，如图3H所示。于微蚀刻(Micro-etching)制程结束 后，切割该薄化晶片16，以形成彼此独立并可彼此接合，形成一堆叠结构的晶粒34。图4A至图41为一系列的剖面示意图，其是例示本发明第四实施例的半导体装置 的制造方法。如图4A所示，本发明第四实施例揭示的半导体装置的制造方法首先提供一晶 片10。该晶片10包含一有源面12，及与该有源面12相对设置的一背面14。有源面12是 指晶片10上载有集成电子电路(Integratedcircuitry)的表面，而背面14可为实质上与 有源面12平行的平面。接着，如图4B所示，对晶片10的背面14进行研磨，使其薄化至一 预定厚度，形成一薄化晶片16。该预定厚度可介于10微米至200微米之间，而较佳地，该预 定厚度可约为50微米。之后，如图4C所示，于该薄化晶片16上形成多个通孔18。该些通 孔18均贯穿该薄化晶片16，使各该通孔18具有分别位于有源面12及背面14上的两开口 (20a和20b)。形成多个通孔18于该薄化晶片16上的方式可选自反应性离子蚀刻(RIE)、 深层反应性离子蚀刻(DRIE)、激光(LASER)及湿蚀刻(Wet etching)等方法之一。然后，如 图4D所示，形成一绝缘层22于该薄化晶片16的有源面12和该些通孔18的内壁24。绝缘 层22提供电性绝缘的功能以及具阻障通孔18的填充金属渗透至薄化晶片16的功能。随后，如图4E所示，于该绝缘层22上依序形成一遮障层28和一导电层26。该遮 障层28可阻障通孔18填充金属渗透至薄化晶片16，而该导电层26可为一电镀用的金属晶 种层(Metal seed layer)且用于填孔时的电化学沉积制程。又如图4F所示，以电化学的 方式填满导电材料30于该些通孔18内，其中导电材料30可为铜或铜的合金等金属材料。 再者，如图4G所示，各该通孔18位于有源面12的开口 20a上，分别形成与导电材料30连 接的凸块32。在另一实施例中，凸块32形成于该通孔18位于背面14上的开口 20b。另 外，如图4H所示，利用微蚀刻(Micro-etching)制程将未设有凸块32的薄化晶片16的背 面14进行蚀刻，使各通孔18的导电材料均外露，形成柱形凸状。最后，如图41所示，于微蚀刻(Micro-etching)制程结束后，切割该薄化晶片16，以形成彼此独立并可彼此接合，形 成一堆叠结构的晶粒34。 本发明的技术内容及技术特点已揭示如上，然而熟悉本项技术的人士仍可能基于 本发明的教导及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围 应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为所附的权 利要求书所涵盖。
权利要求
一种半导体装置的制造方法，包含下列步骤提供一晶片，其中该晶片具一有源面及与该有源面相对的一背面；研磨该晶片的该背面，以获得一薄化晶片；形成多个通孔于该薄化晶片上，其中各该通孔具有分别位于该晶片的该背面和该有源面上的两开口；形成一绝缘层于该薄化晶片的该有源面和该些通孔的内壁；于该绝缘层上形成一导电层；以电化学的方式填满导电材料于该些通孔内；于该些通孔的至少一开口上形成凸块；以及切割该薄化晶片，以形成彼此独立的晶粒。
2.根据权利要求1的半导体装置的制造方法，其特征在于，以电化学的方式填满导电 材料于该些通孔的步骤后，包含一针对通孔的导电材料表面进行微蚀刻的步骤。
3.根据权利要求1的半导体装置的制造方法，其特征在于，以电化学的方式填满导电 材料于该些通孔的步骤后，包含一针对晶片的该背面进行微蚀刻的步骤。
4.根据权利要求1的半导体装置的制造方法，其特征在于，于该些通孔的该至少一开 口上形成凸块的步骤，该些凸块是形成于该薄化晶片的该有源面上的该通孔的该开口。
5.根据权利要求1的半导体装置的制造方法，其特征在于，于该些通孔的该至少一开 口上形成凸块的步骤，该凸块是形成于该薄化晶片的该背面上的该通孔的该开口。
6.根据权利要求1的半导体装置的制造方法，其特征在于，研磨该晶片的该背面的步 骤，包含下列步骤研磨该晶片的该背面至一预定厚度，以获得该薄化晶片，其中该预定厚度介于10微米 至200微米之间。
7.根据权利要求1的半导体装置的制造方法，其特征在于，形成一导电层的步骤包含 于该绝缘层上依序形成一遮障层和一金属晶种层。
8.一种半导体装置的制造方法，包含下列步骤提供一晶片，其中该晶片具一有源面及与该有源面相对的一背面； 研磨该晶片的该背面，以获得一薄化晶片；形成多个通孔于该薄化晶片上，其中各该通孔具有分别位于该晶片的该背面和该有源 面上的两开口；设置一导电层于该背面或该有源面； 以电化学的方式，填满导电材料于该些通孔内； 移除该导电层；于该些通孔的至少一开口上形成凸块；以及 切割该薄化晶片，以形成彼此独立的晶粒。
9.根据权利要求8的半导体装置的制造方法，其特征在于，以电化学的方式填满导电 材料于该些通孔的步骤中，该导电材料为铜或其合金。
10.根据权利要求8的半导体装置的制造方法，其特征在于，以电化学的方式填满导电 材料于该些通孔的步骤后，包含一针对通孔的导电材料表面进行微蚀刻的步骤。
11.根据权利要求8的半导体装置的制造方法，其特征在于，以电化学的方式填满导电材料于该些通孔的步骤后，包含一针对晶片的该背面进行微蚀刻的步骤。
12.根据权利要求8的半导体装置的制造方法，其特征在于，于该些通孔的该至少一开 口上形成凸块的步骤，该些凸块是形成于该薄化晶片的该有源面上的该通孔的该开口。
13.根据权利要求8的半导体装置的制造方法，其特征在于，于该些通孔的该至少一开 口上形成凸块的步骤，该凸块是形成于该薄化晶片的该背面上的该通孔的该开口。
14.根据权利要求8的半导体装置的制造方法，其特征在于，研磨该晶片的该背面的步 骤，包含下列步骤研磨该晶片的该背面至一预定厚度，以获得该薄化晶片，其中该预定厚度介于10微米 至200微米之间。
全文摘要
本发明揭示一种半导体装置的制造方法。首先提供具一有源面及与该有源面相对设置的一背面的一晶片。接着，研磨晶片的背面以获得一薄化晶片。之后，于该薄化晶片上，形成多个分别于有源面及背面上具有开口的通孔。然后，在薄化晶片的有源面和该些通孔的内壁上形成绝缘层/导电层，并借此以电化学的方式填满导电材料于该些通孔内。利用先将晶片薄化后，再制作与填充通孔，可使直通硅晶穿孔(Through Silicon Via；TSV)技术具较短的制程时间、较高的可靠度及较低的材料浪费。
文档编号H01L21/78GK101853804SQ20091013057
公开日2010年10月6日 申请日期2009年4月3日 优先权日2009年4月3日
发明者何淑静, 刘安鸿, 李宜璋, 蔡豪殷, 黄祥铭 申请人:南茂科技股份有限公司;百慕达南茂科技股份有限公司