专利名称：多芯片堆叠封装的制作方法
技术领域：
本发明是关于一种半导体芯片封装结构，特别是关于一种多芯片堆叠封装。
背景技术：
将多个芯片堆叠封装于一封装体中，可提高电子元件的密度，缩短电子元件间的 电性路径，此技术不仅可减少多个芯片使用上所占用的体积，更可提高多个芯片整体的性 能。而多个芯片堆叠封装技术中，多个同尺寸芯片的堆叠封装技术是常见的封装技术之一。多个同尺寸芯片的堆叠封装是将多个相同尺寸的半导体芯片逐一往上堆叠于一 基板上，通常该些半导体芯片的有源面是朝上以利焊线连接。为了防止各下方芯片连接的 焊线被堆叠于其上方的芯片损坏或造成短路，在各芯片间均提供一间隔件(interposer)， 且该间隔件的高度需高于同一层焊线的弧高。传统上，间隔件可为聚亚醯胺胶带(PI tape)、虚芯片(dummy chip)或金属片(metalplate)等等。然而，间隔件的使用需增加额外的制程，例如芯片粘胶的涂布、芯片安装和熟化 制程等，而此额外制程的增加均会造成成本的增加以及良率的降低。此外，良率对多芯片封装而言是一项重要的考量，因为将多个芯片置入单一封装 后，其产生的复合良率的结果，会造成成本的遽增，尤其是当封装体中包含任何高价的芯片 时，其风险的考量尤为重要。因为当低价的芯片损坏或在后续组装成芯片堆叠过程中造成 缺陷时，这些高价的芯片必须被一同报废，而此势必造成成本上严重的冲击。因此，面对多芯片封装的发展潮流，以及现今多芯片封装的高成本风险，产业界仍 需要一种低成本、高良率的多芯片封装结构。
发明内容
本发明提供一种多芯片堆叠封装结构，利用一第一芯片承载座结构将芯片堆叠于 设于一基板上的芯片上，以形成一堆叠封装结构。本发明结合高良率的芯片封装技术以及 芯片堆叠技术，所建构的多芯片堆叠封装结构具有高良率的优点。本发明的多芯片堆叠封装的一实施例包含具有一第一有源面及一第一背面的一 第一芯片、具有一第一开口和与第一有源面接合的第一芯片承载座、多条通过第一开口和 用于电性连接第一有源面与第一芯片承载座的第一导线、具有一第二有源面及一第二背面 的一第二芯片、一用于包覆第一导线和粘着结合第一芯片承载座及第二背面的粘胶层、具 第二开口和与第二有源面接合及电性相连的第二芯片承载座、通过第二开口和用于电性相 连第二有源面及第二芯片承载座的多条第二导线、以及用于电性连接于该第一芯片承载座 与第二芯片承载座的多条第三导线。本发明的多芯片堆叠封装的另一实施例包含具有一第一有源面及一第一背面的 一第一芯片、具有一第一开口并与该第一有源面相接合的一第一芯片承载座；通过该第一 开口并电性连接该第一有源面及该第一芯片承载座的多条第一导线；具有一第二有源面及 一第二背面的一第二芯片；包覆该多条第一导线并粘着结合该第一芯片承载座及该第二背面的一粘胶层；具有一第二开口与该第二有源面相接合，并与该第一芯片承载座电性相连 的一第二芯片承载座；通过该第二开口并电性连接该第二有源面及该第二芯片承载座的多 条第二导线。一实施例中，前述的多芯片堆叠封装结构的第一芯片承载座可为印刷电路 板(printed circuit board)、导线架(leadframe)或软个生电路板(flexible circuit board)。一实施例中，前述的多芯片堆叠封装结构的第一芯片及第二芯片的面积可相等。一实施例中，前述的多芯片堆叠封装结构的粘胶层是一薄膜覆盖焊(Filmon Wire ；F0W)线层。一实施例中，前述的多芯片堆叠封装结构中另包含一包覆第一芯片、第一芯片承 载座、第二芯片及多条第二导线的封装胶体。
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具 体实施方式作详细说明，其中图1例示本发明一实施例的多芯片堆叠封装10的剖面示意图；及图2例示本发明另一实施例的多芯片堆叠封装20的剖面示意图。主要元件符号说明10,20多芯片堆叠封装13、13'第一芯片承载座15 第三导线16 粘胶层17 绝缘层18封装胶体19第二芯片承载座21外部端子111 第一芯片112 第二芯片121、122 胶体131,131'内壁132、132'第一开口133 侧端141 第一导线142 第二导线191 内壁192、192'第二开口1111 第一有源面1112 第一背面1121 第二有源面
1122 第二背面
具体实施例方式图1例示本发明的第一实施例的多芯片堆叠封装10的剖面示意图。本发明第一实 施例揭示的多芯片堆叠封装10包含一第一芯片111、一第一芯片承载座13、多条第一导线 141、一第二芯片112、一粘胶层16、一第二芯片承载座19、以及多条第二导线142。第一芯 片111包含第一有源面1111及相对于第一有源面1111的第一背面1112，第一有源面1111 上具有由多个电子元件和连接各电子元件间的配线等形成的集成电路。第一芯片承载座13 上具有一由内壁131所界定的第一开口 132，第一芯片111的第一有源面1111面向该第一 开口 132，接合于该第一芯片承载座13。本实施例中，第一芯片111与第一芯片承载座13间 是借由一胶体121接合，而该胶体121可为粘晶胶(paste)或粘晶胶带(tape or film)。多条第一导线141通过第一芯片承载座13的第一开口 132，电性连接第一芯片 111的第一有源面1111以及第一芯片承载座13上接合第一芯片111的表面的相对面。粘 胶层16配置于第一芯片承载座13接合第一芯片111的表面的相对面上，充填于第一芯片 承载座13的第一开口 132，并包覆上述该第一导线141。本实施例中，粘胶层16可为薄膜 覆盖导线(Film on Wire ；F0W)层，可降低封装高度与提供导线保护的功效而提升导线的稳 定度。第二芯片112包含第二有源面1121及相对于第一有源面1121的第二背面1122， 第二有源面1121上具有由多个电子元件和连接各电子元件间的配线等形成的集成电路。 第二芯片承载座19具有由内壁191所界定的一第二开口 192，而第二芯片112的第二有源 面1121面向该第二开口 192，接合于该第二芯片承载座19。于本实施例中，第二芯片112 与第二芯片承载座19间是借由一胶体122接合，而该胶体122可为粘晶胶(paste)或粘晶 胶带(tape or film)。多条第二导线142通过第二芯片承载座19的第二开口 192，电性连接第二芯片 112的第二有源面1121以及第二芯片承载座19上接合第二芯片112的表面的相对面。配 置于第一芯片承载座13与第一芯片111的粘胶层16是接合至第二芯片112的第二背面 1122上，且多条第三导线15是电性连接该第一芯片承载座13上的第一芯片111接合表面 与该第二芯片承载座19上的第二芯片112接合表面。封装胶体18包覆第一芯片111、第 一芯片承载座13、第二芯片112、第三导线15，并且充填于第二芯片承载座19的第二开口 192，并包覆该第二导线142，形成本发明第一实施例所揭示的多芯片堆叠封装10。较佳地， 于本实施例中，配置于第一芯片承载座13及第一芯片111上的粘胶层16与第二芯片112 的第二背面1122间更可另设一绝缘层17，以防止该第一导线141与第二芯片112接触而产 生短路，同时可粘合第一芯片111与第二芯片112。本实施例中，前述的第一芯片承载座13可为印刷电路板(printed circuitboard, PCB)或导线架(leadframe)。而第二芯片承载座可为印刷电路板 (printedcircuit board)、导线架(leadframe)或者软性电路板(flexible circuit board)。该第二芯片承载座19上于接合第二芯片112的表面的相对面上，可另设有多个外 部端子21例如是锡球。图2例示本发明第二实施例的多芯片堆叠封装20的剖面示意图。参照图1与图2，本实施例揭示的多芯片堆叠封装20包含一第一芯片111、一第一芯片承载座13'、多条 第一导线141、一第二芯片112、一粘胶层16、一第二芯片承载座19、以及多条第二导线142。 第一芯片111包含第一有源面1111及相对于第一有源面1111的第一背面1112，第一有源 面1111上具有由多个电子元件和连接各电子元件间的配线等形成的集成电路。第一芯片 承载座13'上具有一由内壁131'所界定的第一开口 132'，而该第一芯片111的第一有源 面1111是面向该第一开口 132'，并且接合于该第一芯片承载座13'。本实施例中，第一芯 片111与第一芯片承载座13'间是借由一胶体121接合，而该胶体121可为粘晶胶(paste) 或粘晶胶带(tape or film)。多条第一导线141是通过第一芯片承载座13'的第一开口 132'，并电性连接该 第一芯片111的第一有源面1111以及第一芯片承载座13'上接合第一芯片111的表面的 相对面。粘胶层16系配置于第一芯片承载座13'接合第一芯片111的表面的相对面上，且 充填于该第一芯片承载座13'的第一开口 132'，并包覆上述该第一导线141。本实施例 中，粘胶层16可为薄膜覆盖导线(Film on Wire ；F0W)层，除了可降低封装高度也可提供导 线保护的功效而提升导线的稳定度。第二芯片112包含第二有源面1121及相对于第二有源面1121的第二背面1122， 第二有源面1121上具有由多个电子元件和连接各电子元件间的配线等形成的集成电路。 第二芯片承载座19具有由内壁191所界定的一第二开口 192'，而第二芯片112的第二有 源面1121是面向该第二开口 192'，并接合于该第二芯片承载座19。本实施例中，第二芯 片112与基板19间是借由一胶体122接合，而该胶体121可为粘晶胶(paste)或粘晶胶带 (tape or film)。多条第二导线142系通过第二芯片承载座19的第二开口 192'，并且电性连接该 第二芯片112的第二有源面1121以及该第二芯片承载座19上接合第二芯片112的表面的 相对面。配置于第一芯片承载座13及第一芯片111上的粘胶层16系接合至第二芯片112 的第二背面1122上，且第一芯片承载座13 ‘的两侧端部可被弯折，致使第一芯片承载座 13'的侧端133上的多个接点(未绘示)得与第二芯片承载座19电性连接。封装胶体18 包覆第一芯片111、第一芯片承载座13'、第二芯片112、第三导线15，并且充填于第二芯片 承载座19的第二开口 192'，并包覆该第二导线142，形成本发明第二实施例所揭示的多 芯片堆叠封装20。本实施例中，第一芯片承载座13'包含软性电路板(flexible circuit board)或者导线架。于另一实施例中，配置于第一芯片承载座13'及第一芯片111上的粘 胶层16与第二芯片112的第二背面1122间亦可如图1实施例所示般，另设一绝缘层(未 绘示)，并利用该绝缘层(未绘示)可防止该第一导线141与第二芯片112接触而产生短 路，同时也可粘合第一芯片111与第二芯片112。而第二芯片承载座可为印刷电路板(printed circuit board)、导线架或者软性 电路板(flexible circuit board)。该第二芯片承载座19上于接合第二芯片112的表面 的相对面上，可另设有多个外部端子21例如是锡球。本发明的实施例中，前述该第一芯片111及第二芯片112的面积可相等，而使形成 同尺寸的多芯片堆叠封装10和20。本发明的实施例中，前述该第一芯片111及第二芯片112可为动态随机存储器。
本发明利用粘胶层可为薄膜覆盖导线(Film on Wire ；F0W)层，因此可降低封装高 度与提供导线保护的功效而提升导线的稳定度。同时更可另设一绝缘层，以防止第一导线 与第二芯片接触而产生短路，同时可粘合第一芯片111与第二芯片112。且前述两组合可分 别测试后再接合，如此可避免高价芯片因封装过程中产生缺陷，而必须报废的成本风险，进 而达成高良率的多芯片封装结构。本发明的技术内容及技术特点已揭示如上，然而熟悉本项技术的人士仍可能基于 本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围 应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为权利要求 书所涵盖。
权利要求
一种多芯片堆叠封装，包含一第一芯片，具有一第一有源面及一第一背面；一第一芯片承载座，具有一第一开口，并与该第一有源面相接合；多条第一导线，通过该第一开口，并电性连接该第一有源面及该第一芯片承载座；一第二芯片，具有一第二有源面及一第二背面；一粘胶层，包覆该多条第一导线，并粘着结合该第一芯片承载座及该第二背面；一第二芯片承载座，具有一第二开口，与该第二有源面相接合；多条第二导线，通过该第二开口，并电性连接该第二有源面及该第二芯片承载座；以及多条第三导线，电性连接于该第一芯片承载座与该第二芯片承载座。
2.根据权利要求1所述的多芯片堆叠封装，其特征在于，还包含一包覆该第一芯片、该 第一芯片承载座、该第二芯片及该多条第二导线的封装胶体。
3.根据权利要求1所述的多芯片堆叠封装，其特征在于，该第一芯片承载座为一印刷 电路板或是导线架。
4.根据权利要求1所述的多芯片堆叠封装，其特征在于，该粘胶层是一薄膜覆盖导线层。
5.根据权利要求1所述的多芯片堆叠封装，其特征在于，该第一芯片与该第一芯片承 载座是借由一粘晶胶或一粘晶胶带相互接合。
6.根据权利要求1所述的多芯片堆叠封装，其特征在于，该第二芯片与该第二芯片承 载座是借由一粘晶胶或一粘晶胶带相互接合。
7.根据权利要求1所述的多芯片堆叠封装，其特征在于，该第二芯片承载座是印刷电 路板、导线架或者软性电路板。
8.根据权利要求1所述的多芯片堆叠封装，其特征在于，该粘胶层充填于该第一开口中。
9.根据权利要求1所述的多芯片堆叠封装，其特征在于，还包含设于该粘胶层及该第 二背面中间的一绝缘层。
10.根据权利要求1所述的多芯片堆叠封装，其特征在于，还包含设于该第二芯片承载 座的表面的多个外部端子。
11.根据权利要求1所述的多芯片堆叠封装，其特征在于，该第一芯片及该第二芯片的 面积相等。
12.—种多芯片堆叠封装，包含一第一芯片，具有一第一有源面及一第一背面；一第一芯片承载座，具有一第一开口，并与该第一有源面相接合；多条第一导线，通过该第一开口，并电性连接该第一有源面及该第一芯片承载座；一第二芯片，具有一第二有源面及一第二背面；一粘胶层，包覆该多条第一导线，并粘着结合该第一芯片承载座及该第二背面； 一第二芯片承载座，具有一第二开口，与该第二有源面相接合，并与该第一芯片承载座 电性相连；以及多条第二导线，通过该第二开口，并电性连接该第二有源面及该第二芯片承载座。
13.根据权利要求12所述的多芯片堆叠封装，其特征在于，该第一芯片承载座为软性电路板或者导线架，并具有与该第二芯片承载座相连接的多个接点。
14.根据权利要求12所述的多芯片堆叠封装，其特征在于，该粘胶层是一薄膜覆盖导线层。
15.根据权利要求12所述的多芯片堆叠封装，其特征在于，该粘胶层充填于该第一开 口中。
16.根据权利要求12所述的多芯片堆叠封装，其特征在于，还包含设于该第二芯片承 载座的表面的多个外部端子。
17.根据权利要求12所述的多芯片堆叠封装，其特征在于，该第一芯片及该第二芯片 的面积相等。
18.根据权利要求12所述的多芯片堆叠封装，其特征在于，还包含设于该粘胶层及该 第二背面中间的一绝缘层。
全文摘要
本发明揭示一种多芯片堆叠封装，其一实施例包含具有一第一有源面及一第一背面的一第一芯片、具有一第一开口和与第一有源面接合的第一芯片承载座、多个通过第一开口及用于电性连接第一有源面与第一承载座的第一导线、具有一第二有源面及一第二背面的一第二芯片、一用于包覆第一导线和粘着结合第一芯片承载座及第二背面的粘胶层、具第二开口和与第二有源面接合及电性相连的第二芯片承载座、以及通过第二开口及用于电性相连第二有源面及第二芯片承载座的多条第二导线。
文档编号H01L23/12GK101853845SQ20091013057
公开日2010年10月6日 申请日期2009年4月3日 优先权日2009年4月3日
发明者沈更新 申请人:南茂科技股份有限公司;百慕达南茂科技股份有限公司