半导体装置的制造方法

专利名称：半导体装置的制造方法
技术领域：
本发明涉及半导体装置的制造方法，特别涉及在填充具有不同深宽比的多个间隔
时消除所产生的空孔以改善装置效能的半导体装置的制造方法。
背景技术：
半导体集成电路工业已历经了快速的成长。随着在集成电路的材料与设计方面的 技术的进步，已制造出数个世代的集成电路产品，其中每个世代的产品均比前一个世代的 产品具有更小且更复杂的电路。然而，上述进步已增加了集成电路的制造与工艺上的复杂 度，而且为了实现上述技术的进步，需要继续开发集成电路的制造与工艺上的技术。
在集成电路革命的过程中，随着几何尺寸(例如使用一制造工艺所能得到的最小 构件(或线路))的减少，通常是增加了功能密度(例如每单位芯片面积的互连的装置数 量)。此一尺寸縮减的过程通常是因为增加生产效率与降低相关成本，而显现出其效能。此 一尺寸上的縮减也大幅增加了分隔集成电路的相邻装置的间隔(gap)的高度相对于宽度 的比例，也就是深宽比(aspect ratio)。某些集成电路可具有一些区域，这些区域具有不 同深宽比的间隔。在传统的工艺方面，是以相同的工艺来填充这些具有不同深宽比的间隔。 例如将一高密度等离子体沉积氧化物同时填入具有不同深宽比的多个间隔。然而，已观察 到使用相同的工艺来填充具有不同深宽比的多个间隔，会造成在具有较高深宽比的间隔内 形成空孔(voids)。这些空孔会导致装置效能不佳，并在具有较高深宽比的间隔的区域造成 结漏电流(junction leakage)。 因此，业界需要一种半导体装置的制造方法，以解决上述问题。

发明内容
有鉴于此，为了解决现有技术中存在的上述问题，本发明是提供一种半导体装置 的制造方法，包含提供一基底，其具有一第一区与一第二区；在上述第一区与上述第二区 中，分别形成至少一第一隔离区与至少一第二隔离区，上述至少一第一隔离区具有一第一 深宽比(aspect ratio)，上述至少一第二隔离区具有一第二深宽比；执行一高深宽比沉积 工艺，以在上述基底的上述第一区与上述第二区上形成一第一层；从上述第二区移除上述 第一层；以及执行一高密度等离子体沉积工艺，以在上述基底的上述第一区与上述第二区 上形成一第二层。
本发明又提供一种半导体装置的制造方法，包含提供一基底；在上述基底上形
成一第一组隔离区与一第二组隔离区，上述第一组隔离区与上述第二组隔离区具有不同的
深宽比；以具有一高深宽比沉积工艺的一第一沉积工艺，填充上述第一组隔离区；以及以
具有一高密度等离子体沉积工艺的一第二沉积工艺，填充上述第二组隔离区。
本发明再提供一种半导体装置的制造方法，包含提供一基底；在上述基底上形
成一第一沟槽与一第二沟槽；以具有一高深宽比沉积工艺氧化物的一第一沉积工艺，填充
上述第一沟槽；以及以具有一高密度等离子体沉积氧化物的一第二沉积工艺，填充上述第二沟槽。 本发明可以消除具有较高深宽比的间隔内形成的空孔，改善了装置效能。


图1为一流程图，是显示本发明较佳实施例的半导体装置的制造方法的流程。
图2A 图2G为一系列的剖面图，是显示出图1所示的半导体装置的制造方法的
各个制造阶段。上述附图中的附图标记说明如下
100 '方法102 步骤104 '步骤106 步骤108 '步骤110 步骤200 '半导体装置210 半导体基底211A ' 第一区211B 第二区212A ' 介电层212B 介电层214A ' 栅极层214B 栅极层216A ' 隔离区216B 隔离区218 '第一衬垫层220 第一层222 '光致抗蚀剂层224 第二衬垫层226 '第二层
具体实施例方式
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施 例，并配合附图，作详细说明如下。 要了解的是本说明书以下的揭示内容提供许多不同的实施例或范例，以实施本发 明的不同特征。而本说明书以下的揭示内容是叙述各个构件及其排列方式的特定范例，以 求简化发明的说明。当然，这些特定的范例并非用以限定本发明。例如，若是本说明书以下 的揭示内容叙述了将一第一特征形成于一第一特征之上或上方，即表示其包含了所形成的 上述第一特征与上述第二特征是直接接触的实施例，也包含了尚可将附加的特征形成于上 述第一特征与上述第二特征之间，而使上述第一特征与上述第二特征可能未直接接触的实 施例。另外，本说明书以下的揭示内容可能在各个范例中使用重复的元件符号，以使说明内 容更加简化、明确，但是重复的元件符号本身不会使不同的实施例及/或结构之间产生关 联。 以下，请参考图1与图2A 图2G，一并叙述一方法100与一半导体装置200。图l 为一流程图，是显示用以制造半导体装置200的方法100的一实施例。而图2A 图2G为 一系列的剖面图，是显示本发明一实施例的半导体装置200在方法100的不同的制造阶段 中的部分或完整的剖面图。要了解的是在方法100之前、之中、与之后可提供一些附加的步 骤，且在其他附加的方法实施例中，下文中所叙述的某些步骤可被取代或省略。还要了解的 是可在半导体装置200中加入一些附加特征，且在其他附加的半导体装置200的实施例中， 下文中所叙述的某些特征可被取代或删减。本实施例的方法100与半导体装置200可以消除在间隔(gap)填充工艺中所产生的空孔(voids)，无论其深宽比(aspect ratio)如何变 化。 请参考图1与图2A，方法100是始于步骤102，其是提供一半导体基底210，其具有 第一区211A与第二区211B。半导体基底210可包含一元素半导体、一化合物半导体、一合 金半导体、其他任何的适当材料、或上述的组合，其中上述元素半导体包含单晶、复晶、或非 晶结构的硅或锗，上述化合物半导体包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、与锑化 铟，上述合金半导体包含SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GalnP、与GalnAsP。在一实 施例中，上述合金半导体的基底可具有一渐变的SiGe结构，也就是在上述渐变的SiGe结构 中某一位置的硅与锗的成分比例会随着位置变化，而在另一位置就成为另一个成分比例。 在另一实施例中，上述SiGe合金是形成于一硅基底上。在另一实施例中，一 SiGe基底具有 应变。还有，上述半导体基底可以是一绝缘层上覆半导体(semiconductor on insulator; S0I)或是一薄膜晶体管(thin film transistor ;TFT)。在某些范例中，上述半导体基底可 包含一掺杂的外延层(doped印i layer)或一埋入层(buried layer)。在其他范例中，上 述合金半导体的基底可具有一多层结构，或是上述硅基底可具有一多层的化合物半导体结 构。在某些实施例中，半导体基底210可包含一非半导体材料。 在本实施例中，第一区211A具有一存储单元(memory cell)区，而第二区211B则 具有一周边区(例如为逻辑区)。例如，可将多个存储装置置于和/或形成于第一区211A 中，而可将多个逻辑装置置于和/或形成于第二区211B中。在一实施例中置于和/或形成 于第一区211A的上述存储装置包含多个存储器晶体管装置，而置于和/或形成于第二区 211B的上述逻辑装置可以是用于逻辑电路和/或感应电路的金属氧化物半导体场效应晶 体管(metal-oxidesemiconductor field effect transistor ;M0SFET)装置、鳍式场效应 晶体管(FinField-effecttransistor ;FinFET)装置、和/或其他晶体管装置。在各种实施 例中，第一区211A与第二区211B可更包含种种的有源(active)与无源(passive)微电子 构件，例如为P沟道场效应晶体管(P-channel field effect transistors ;PFETs) 、 N沟 道场效应晶体管(N-channel field effect transistors ;NFETs)、金属氧化物半导体场效 应晶体管、互补式金属氧化物半导体晶体管(complementary metal-oxide semiconductor transistors ;CM0Ss)，双极性晶体管(bipolar transistors)、高电压晶体管(high voltage transistors)、高频晶体管(highfrequency transistors)、存储单元、电阻器、电 容器、电感器、熔丝(fuses)、其他适当的构件、和/或上述的组合。 另外，在本实施例中，第一区211A具有置于半导体基底210上方的至少一栅极 结构，此至少一栅极结构具有一介电层212A与一栅极层214A，第二区211B则具有置于 半导体基底210上方的至少一栅极结构，此至少一栅极结构具有一介电层212B与一栅 极层214B。要了解的是具有介电层212A、212B与栅极层214A、214B的多个栅极结构的 形成，可使用任何适当的工艺。例如上述栅极结构的形成，可使用传统的沉积、光刻图 形化、与蚀刻工艺、和/或上述的组合。上述沉积工艺可包含化学气相沉积(chemical vapord印osition ;CVD)、物理气相沉积(physical vapor deposition ;PVD)、原子层沉禾只 (atomic layer deposition ;AU))、滅渡(sputtering)、渡膜(plating)、其他适当的方法、
和/或上述的组合。上述光刻图形化工艺可包含光致抗蚀剂涂布(例如旋转涂布法)、软
烤(soft baking)、掩模(mask)对准、曝光、暴后烘烤、将上述光致抗蚀剂显影、清洗、烘干
6(例如硬考(hard naking))、其他适当的工艺、和/或上述的组合。光刻曝光的工艺可由其 他适当的方法所执行或取代，例如无掩模的光刻(maskless photolithography)、电子束 写入(electron-beamwriting)、离子束写入(ion-beam writing)、与分子拓印(molecular imprint)。上述蚀刻工艺可包含干蚀刻、湿蚀刻、和/或其他蚀刻方法(例如反应性离子蚀 刻)。上述蚀刻工艺也可以是纯化学性的蚀刻(等离子体蚀刻)、纯物理性的蚀刻(离子研 磨(ion milling))、和/或上述的组合。要了解的是上述栅极结构，可使用相同的工艺步骤 与工艺材料同时形成、也可使用不同的工艺与不同的工艺材料各自独立形成、或是以同时 与各自独立的工艺步骤与工艺材料的组合来形成。 介电层212A、212B是置于半导体基底210上。介电层212A、212B可以是任何 适当的介电材料。介电层212A、212B可更包含具有多重介电材料的一多层结构。介 电层212A、212B可包含一高介电常数材料，可选自金属氧化物、金属氮化物、金属的硅 酸盐、过渡性金属氧化物、过渡性金属氮化物、过渡性金属的硅酸盐、金属的氧氮化物 (xynitrides of metals)、金属的铝酸盐、硅酸锆、铝酸锆、Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTaTiO、 HfTiO、 HfZrO、 HfA10N、和/或上述的组合。上述介电材料的范例还包含二氧化 硅、氮化硅、氧氮化硅、氧化铪、氧化锆、氧化钛、氧化铝、二氧化铪_氧化铝的混合(hafnium dioxide-alumina(Hf02-Al203)alloy)、其他适当的高介电常数材料、和/或上述的组合。在 某些实施例中，介电层212A、212B可包含一层的二氧化硅与一层的高介电常数材料。另外， 介电层212A、 212B还可以是具有相同或不同掺杂物的掺杂的多晶硅。在本实施例中，介电 层212A、212B包含一以四乙氧基硅烷(tetraethoxysilane ;TE0S)为前驱物所形成的氧化 物(后文中简称"TEOS氧化物")。 上述栅极结构的栅极层214A、214B是分别置于介电层212A、212B上。栅极层214A、 214B可包含多晶硅；含硅的材料例如氮化硅、氧化硅、碳化硅、氧氮化硅；含锗材料；金属 例如铝、铜、鸨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴；其他适当的材料；和/或上述的组 合。在本实施例中，栅极层214A、214B是包含氮化硅。栅极层214A、214B可还包含一多层 结构。另外，介电层212A、212B还可以是具有相同或不同掺杂物的掺杂的多晶硅。
要了解的是第一区211A与第二区211B中的至少一个上述栅极结构可具有附加 层。例如上述至少一个栅极结构可包含硬掩模层、介面层(interfaciallayers)、顶盖层 (capping layers)、扩散/阻挡层、介电层、金属层、其他适当地层状物、和/或上述的组合。 半导体装置200也可包含抗反射涂层或底部抗反射涂层。上述至少一个栅极结构可以还包 含栅极间隔物衬垫层(gate spacerliners)与栅极间隔物。上述栅极间隔物衬垫层可包含 任何适当的材料，例如一间隔物氧化物。上述栅极间隔物可置于上述至少一个栅极结构的 每一边，其可包含一介电材料，例如氮化硅、氧化硅、碳化硅、氧氮化硅、其他适当的材料、或 上述的组合。在某些实施例中，上述栅极间隔物衬垫层和/或上述栅极间隔物可包含一多 层结构。上述栅极间隔物衬垫层与上述栅极间隔物的形成，可以使用任何适当的工艺。
方法100是通过在第一区211A形成具有一第一深宽比的至少一隔离区216A与在 第二区211B形成具有一第二深宽比的至少一隔离区216B，而进行步骤104。至少一隔离区 216A、216B可使用隔离技术例如硅局部氧化(localoxidation of silicon ;L0C0S)或浅沟 槽隔离(shallow trench isolation ;STI)，以定义并电性隔离各个区域。在本实施例中，隔 离区216A、216B是具有一浅沟槽隔离结构。要了解的是可以在第一区211A形成具有一第一深宽比的多个隔离区216A与在第二区211B形成具有一第二深宽比的多个隔离区216B。
在一例子中，在第一区211A与第二区211B形成至少一隔离区216A、216B (例如浅 沟槽隔离结构)可包含通过一传统的光刻工艺来图形化半导体基底，并在基底中蚀刻出沟 槽(例如通过使用干蚀刻、湿蚀刻、和/或等离子体蚀刻工艺)。上述图形化与蚀刻可能使 沟槽具有不同的深宽比。在本实施例中，所形成的沟槽可提供大于第二深宽比的第一深宽 比，而使第一区211A(例如存储单元区)的密度大于第二区211B(例如逻辑区)的密度。
在传统的工艺中，接下来是以相同的沉积工艺在上述沟槽中填入介电材料，即使 这些沟槽具有不同的深宽比也是一样。例如通常传统的方法会继续进行一高密度等离子体 工艺，以同时在具有第一深宽比的至少一隔离区216A与具有第二深宽比的至少一隔离区 216B填入介电材料。然而已观察到的是，由于这些沟槽的不同深宽比，具有较高深宽比的隔 离区无法完全被填满，而使具有较高深宽比的隔离区出现空孔(voids)。换句话说，在本实 施例中具有第一深宽比的至少一隔离区216A，其深宽比大于具有第二深宽比的至少一隔离 区216B，而在进行传统工艺之后会具有空孔。这些空孔会劣化装置的性能。
因此，在本发明所提供的半导体装置的制造方法中，是通过分开的工艺中，而在具 有不同深宽比的隔离区填入介电材料。具有较高的深宽比的隔离区，其也因此整体而言 具有密度较高的装置区，其是通过一高深宽比沉积工艺(high aspect ratio d印osition process ;HARP)来填入介电材料；而具有较低的深宽比的隔离区，其也因此整体而言 具有密度较低的装置区，其是通过一高密度等离子体沉积工艺(high density plasma d印osition process ;HDP)来填入介电材料。例如如下文进一步的讨论，是通过高深宽比 沉积工艺而在第一区211A-即存储单元区_中的具有第一深宽比的至少一隔离区216A填 入介电材料；且通过高密度等离子体沉积工艺而在第二区211B-即逻辑区_中的具有第二 深宽比的至少一隔离区216B填入介电材料。通过分开的填充工艺的使用，特别是在存储单 元区中使用高深宽比沉积工艺，可消除存储单元区或具有较高密度的元件区中的空孔并减 少该区的结漏电(junction leakage)。另外，由于消除了空孔，可使存储单元提供较高的装 置性能。 在某些实施例中，如图2B所示，方法100是继续在半导体基底210上方形成一第 一衬垫(liner)层218。第一衬垫层218的形成可使用任何适当的工艺。在本实施例中，形 成第一衬垫层218的步骤可包含分别在第一区211A、第二区211B中的至少一隔离区216A、 216B的上方，长出一热氧化物沟槽衬垫(thermal oxide trench liner)。在某些实施例 中，形成第一衬垫层218的步骤可还包含长出一垫氧化物(pad oxide)。要了解的是第一衬 垫层218可包含一多层结构。第一衬垫层218更可具有任何适当的厚度，例如其厚度可在 30A 100A的范围内。 在步骤106，是执行一第一沉积工艺以在半导体基底210的第一区211A、第二区 211B的上方沉积一第一层220。在本实施例中，如图2C图所示，第一层220是沉积于第一 衬垫层218的上方。上述第一沉积工艺包含前文所讨论过的一高深宽比沉积工艺。上述 高深宽比沉积工艺是适用于具有较大深宽比的隔离区的填充。另外，上述高深宽比沉积工 艺有效地消除了会降低装置效能的空孔，并提升了在半导体装置200的较密区域(例如第 一区211A，包含具有第一深宽比的至少一隔离区216A)中的装置性能。上述高深宽比沉积 工艺可沉积任何适当的材料，例如氧化硅、氧氮化硅、一低介电常数材料、和/或一高深宽比沉积工艺氧化物。在某些实施例中，第一层220的厚度为5000 10000A。在某些实施例
中，在沉积第一层220之后，可施行一退火工艺，例如对已沉积的高深宽比沉积工艺氧化物 施以退火。上述退火工艺的温度可包含1000°C 120(TC的范围、上述退火工艺的进行时间 可包含10分钟 5小时的范围。 请参考图1与图2D，在步骤108中，从半导体装置200的第二区211B移除第一层 220。可使用任何适当的工艺来移除第一层220。例如，移除第二区211B中的第一层220的 步骤可包含以一光致抗蚀剂层222对第一区211A提供掩模、从第二区211B蚀刻第一层220 与第一衬垫层218、以及移除光致抗蚀剂层222。上述蚀刻工艺可包含任何适当的工艺、并 可包含多个蚀刻步骤以移除具有第二深宽比的至少一隔离区216B上方的第一层220与第 一衬垫层218。在某些实施例中，上述蚀刻工艺包含一干蚀刻工艺(例如使用氟)，并与一 湿蚀刻工艺(例如使用一氢氟酸蚀刻溶液)。移除光致抗蚀剂层222的步骤可包含任何适 当的工艺。在某些实施例中，移除光致抗蚀剂层222的步骤可包含一剥除(stri卯ing)和 /或灰化(ashing)工艺。 在某些实施例中，如图2E所示，方法100继续在第二区211B的上方形成一第二衬 垫层224。第二衬垫层224的形成可通过任何适当的工艺。在本实施例中，形成第二衬垫层 224的步骤可包含在第二区211B的至少一隔离区216B上方长出一热氧化物沟槽衬垫物。 在某些实施例中，形成第二衬垫层224的步骤可还包含形成一垫氧化层。要了解的是第二 衬垫层224可包含多层结构。第二衬垫层224可还包含任何适当的厚度，例如其厚度范围
可以是30A 100A。 在步骤110中，是执行一第二沉积工艺以在半导体装置200的第一区211A、第二 区211B的上方沉积一第二层226。在本实施例中，如图2F所示，第二层226是沉积于第一 层220与第二衬垫层224的上方。上述第二沉积工艺包含前文所讨论过的一高密度等离子 体沉积工艺。上述高密度等离子体沉积工艺是适用于填充具有第二深宽比的至少一隔离区 216B。上述高密度等离子体沉积工艺可沉积任何适当的材料，例如氧化硅、氧氮化硅、一低 介电常数材料、和/或一高密度等离子体沉积工艺氧化物。在某些实施例中，第二层226的 厚度为5000 10000A。 之后，如图2G所示，可对第一层220与第二层226施以一化学机械研磨 (chemical mechanical polishing ;CMP)工艺，以研磨第 一 层220与第二层226、并使 其平坦化，直到使上述至少一栅极结构曝露于第一区211A、第二区211B中为止。要了 解的是半导体装置200可历经额外的互补式金属-氧化物-半导体(comp 1 ementary metal-oxide-semiconductor ;CM0S ;简称"互补式金氧半")或金属-氧化物-半导体 (metal-oxide-semiconductor ;M0S ;简称"金氧半")的工艺技术，以形成已知的各种装置。 在又另一例子中，可在半导体基底210上形成各种形态的接点(contacts)/导通孔(vias) 与多层内连线结构(例如金属层与层间介电质)，并使其与半导体装置200的各种元件或结 构连接。 整体而言，以上所揭示的实施例提供了下述效益的至少其中之一 (l)改善整体 的装置效能，特别在高介电常数介电层/金属栅极相关的装置效能方面；(2)消除了具有高 深宽比的间隔(例如存储单元区中的隔离区)中的空孔；(3)改善了高介电常数介电质/金 属栅极逻辑区的窄幅效能(narrow widthperformance);以及(4)减少了存储单元区中的
9隔离区结漏电流。在一实施例中，一种半导体装置的制造方法是包含提供一半导体基底，
其具有一第一区与一第二区；在上述第一区与上述第二区区中，分别形成至少一第一隔离
区与至少一第二隔离区，上述至少一第一隔离区具有一第一深宽比(aspectratio)，上述至
少一第二隔离区具有一第二深宽比；执行一高深宽比沉积工艺，以在上述基底的上述第一
区与上述第二区上形成一第一层；从上述第二区移除上述第一层；以及执行一高密度等离
子体沉积工艺，以在上述基底的上述第一区与上述第二区上形成一第二层。 上述第一深宽比可大于上述第二深宽比。在某些实施例中，上述第一区具有一存
储单元区，而上述第二区具有一逻辑区。在某些实施例中，上述第一层与上述第二层的厚度
具有5000A 10000A的厚度范围。上述第一层与上述第二层包含一氧化物。 上述方法可还包含对上述基底的上述第一区与上述第二区上方的上述第一层施
以退火；以及对上述第一区与上述第二区上方的上述第一层与上述第二层施以化学机械研
磨，以将上述第一层与上述第二层平坦化。在某些实施例中，对上述第一层施以退火的条件
为在1000°C 120(TC的范围的温度下进行10分钟 5小时的时间。而上述方法可还包含
在形成上述第一层之前，在上述至少一第一隔离区与上述至少一第二隔离区上形成一第一
衬垫(liner)层；以及在形成上述第二层之前，在上述至少一第二隔离区上形成一第二衬垫层。 在某些实施例中，上述第一衬垫层与上述第二衬垫层的厚度为30人 100A。在某
些实施例中，从上述第二区移除上述第一层的步骤包含在上述第一区上形成一掩模层与蚀 刻上述第二区中的上述第一层。另外，具有上述第一深宽比的上述至少一第一隔离区与 具有上述第二深宽比的上述至少一第二隔离区包含一浅沟槽隔离结构(shallow trench isolation ;STI)。
在一实施例中，一种半导体装置的制造方法包含提供一基底；在上述基底上形
成一第一组隔离区与一第二组隔离区，上述第一组隔离区与上述第二组隔离区具有不同的
深宽比；以具有一高深宽比沉积工艺的一第一沉积工艺，填充上述第一组隔离区；以及以
具有一高密度等离子体沉积工艺的一第二沉积工艺，填充上述第二组隔离区。 形成上述第一组隔离区与上述第二组隔离区的步骤，包含蚀刻上述基底以形成至
少一沟槽。在某些实施例中，填充上述第一组隔离区与上述第二组隔离区的步骤，包含将上
述第一组隔离区与上述第二组隔离区填充至5000A 10000A范围的厚度。在某些实施例
中，形成具有不同深宽比的上述第一组隔离区与上述第二组隔离区的步骤，包含形成深宽
比大于上述第二组隔离区的深宽比的上述第一组隔离区。 在某些实施例中，上述方法还包含在以上述第一沉积工艺填充上述第一组隔离 区之前，在上述第一组隔离区上形成一第一衬垫层；以及在以上述第二沉积工艺填充上述 第二组隔离区之前，在上述第二组隔离区上形成一第二衬垫层。上述第一衬垫层与该第二 衬垫层可具有30A 100A的厚度范围。在某些实施例中，上述方法还包含在填充上述第 一组隔离区之后，执行一退火工艺；以及在填充上述第一组隔离区与上述第二组隔离区之 后，执行一化学机械研磨的平坦化工艺。上述退火工艺的条件包含在1000°C 120(TC的范 围的温度下进行10分钟 5小时的时间的退火。 在一实施例中，一种半导体装置的制造方法是包含提供一基底；在上述基底上 形成一第一沟槽与一第二沟槽；以具有一高深宽比沉积工艺氧化物的一第一沉积工艺，填充上述第一沟槽；以及以具有一高密度等离子体沉积氧化物的一第二沉积工艺，填充上述 第二沟槽。 虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本发明所 属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润 饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
一种半导体装置的制造方法，包含提供一基底，其具有一第一区与一第二区；在该第一区与该第二区区中，分别形成至少一第一隔离区与至少一第二隔离区，该至少一第一隔离区具有一第一深宽比，该至少一第二隔离区具有一第二深宽比；执行一高深宽比沉积工艺，以在该基底的该第一区与该第二区上形成一第一层；从该第二区移除该第一层；以及执行一高密度等离子体沉积工艺，以在该基底的该第一区与该第二区上形成一第二层。
2. 如权利要求1所述的半导体装置的制造方法，其中该第一深宽比大于该第二深宽比。
3. 如权利要求1所述的半导体装置的制造方法，还包含 对该基底的该第一区与该第二区上方的该第一层施以退火；以及对该第一区与该第二区上方的该第一层与该第二层施以化学机械研磨，以将该第一层 与该第二层平坦化。
4. 如权利要求1所述的半导体装置的制造方法，还包含在形成该第一层之前，在该至少一第一隔离区与该至少一第二隔离区上形成一第一衬 垫层；以及在形成该第二层之前，在该至少一第二隔离区上形成一第二衬垫层。
5. 如权利要求4所述的半导体装置的制造方法，其中该第一衬垫层与该第二衬垫层的厚度为30 A ioo A。
6. 如权利要求1所述的半导体装置的制造方法，其中具有该第一深宽比的该至少一第 一隔离区与具有该第二深宽比的该至少一第二隔离区包含一浅沟槽隔离结构。
7. —种半导体装置的制造方法，包含 提供一基底；在该基底上形成一第一组隔离区与一第二组隔离区，该第一组隔离区与该第二组隔离 区具有不同的深宽比；以具有一高深宽比沉积工艺的一第一沉积工艺，填充该第一组隔离区；以及 以具有一高密度等离子体沉积工艺的一第二沉积工艺，填充该第二组隔离区。
8. 如权利要求7所述的半导体装置的制造方法，其中形成该第一组隔离区与该第二组 隔离区的步骤，包含蚀刻该基底以形成至少一沟槽。
9. 如权利要求7所述的半导体装置的制造方法，其中填充该第一组隔离区与该第二组 隔离区的步骤，包含将该第一组隔离区与该第二组隔离区填充至5000 A ioooo A范围的 厚度。
10. 如权利要求7所述的半导体装置的制造方法，其中形成具有不同深宽比的该第一 组隔离区与该第二组隔离区的步骤，包含形成深宽比大于该第二组隔离区的深宽比的该第 一组隔离区。
11. 如权利要求7所述的半导体装置的制造方法，还包含在以该第一沉积工艺填充该第一组隔离区之前，在该第一组隔离区上形成一第一衬垫 层；以及在以该第二沉积工艺填充该第二组隔离区之前，在该第二组隔离区上形成一第二衬垫层。
12. 如权利要求11所述的半导体装置的制造方法，其中该第一衬垫层与该第二衬垫层的厚度为30 A ioo A。
13. 如权利要求12所述的半导体装置的制造方法，还包含 在填充该第一组隔离区之后，执行一退火工艺；以及在填充该第一组隔离区与该第二组隔离区之后，执行一化学机械研磨的平坦化工艺。
14. 如权利要求13所述的半导体装置的制造方法，其中该退火工艺的条件包含在 1000°C 120(TC的范围的温度下进行10分钟 5小时的时间的退火。
15. —种半导体装置的制造方法，包含 提供一基底；在该基底上形成一第一沟槽与一第二沟槽；以具有一高深宽比沉积工艺氧化物的一第一沉积工艺，填充该第一沟槽；以及 以具有一高密度等离子体沉积氧化物的一第二沉积工艺，填充该第二沟槽。
全文摘要
本发明是揭示一种半导体装置的制造方法，可改善其性能。上述方法包含提供一基底，其具有一第一区与一第二区；在上述第一区与上述第二区区中，分别形成至少一第一隔离区与至少一第二隔离区，上述至少一第一隔离区具有一第一深宽比(aspect ratio)，上述至少一第二隔离区具有一第二深宽比；执行一高深宽比沉积工艺，以在上述基底的上述第一区与上述第二区上形成一第一层；从上述第二区移除上述第一层；以及执行一高密度等离子体沉积工艺，以在上述基底的上述第一区与上述第二区上形成一第二层。本发明可以消除具有较高深宽比的间隔内形成的空孔，改善了装置效能。
文档编号H01L21/31GK101714518SQ20091013273
公开日2010年5月26日 申请日期2009年4月16日 优先权日2008年10月6日
发明者庄学理, 郑光茗, 郑钧隆 申请人:台湾积体电路制造股份有限公司