半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法。更具体地，本发明涉及具有至少 包括第一鳍和第二鳍的鳍场效应晶体管的半导体装置。
背景技术：
在半导体装置中，例如，场效应晶体管(FET)提供为用作高频放大元 件、开关元件等的半导体元件。通过使用诸如GaAs或者InP的化合物半导 体制造的FET被频繁地采用，这是因为它可以在高频区域中获得高的增益， 并且具有良好的线性。
对于半导体装置，需要最小化半导体元件以提高集成度。在上述FET
中，为了最小化而使栅极长度变得更小。然而，该栅极长度的降低通常导致 特性劣化，例如漏极电流截止特性的劣化归因于由短沟道效应？j起的击穿现 象的发生。
为了抑制该问题的发生，已经提出了鳍场效应晶体管(finFET)(例如， 参见日本专利申请公开No. 2002-118255 )。
在finFET中，包括沟道形成区域的板状鳍形成为从基板表面突出，并 且栅极电极形成为夹着且覆盖鳍中沟道形成区域的两个侧表面。因此， finFET可以抑制由短沟道效应引起的击穿现象的发生，并且提高漏极电流的 截止特性。
此外，对于finFET,易于对于每个栅极电极形成期望数量的鳍，从而漏 极电流可以增加到所期望的值。因此，如果fmFET形成为多鳍场效应晶体 管(multi-fin FET),则它能够用作最大振荡频率fmax和截止频率fT良好的 高频功率元件。

发明内容
然而，对于现有技术的fmFET,不容易满足对宽带的高增益和低失真特 性的需求。需要本发明提供一种能易于实现宽带的高增益和低失真特性的半导体 装置及其制造方法。
根据本发明的实施例，提供包括鳍场效应晶体管的半导体装置，该鳍场 效应晶体管构造为至少包括第一鳍和第二鳍。在鳍场效应晶体管中，第一鳍 的阈值电压和第二鳍的阈值电压彼此不同。
根据本发明的另一实施例，提供制造半导体装置的方法。该方法包括形 成至少包括第一鳍和第二鳍的鳍场效应晶体管的步骤。在形成鳍场效应晶体 管中，第一鳍和第二鳍提供为使得第一鳍的阈值电压和第二鳍的阈值电压彼 此不同。
在本发明的实施例中，包括第 一鳍和第二鳍的鳍场效应晶体管形成为使 得第一鳍的阚值电压和第二鳍的阈值电压彼此不同。
本发明的实施例可以提供能易于实现宽带的高增益和低失真特性的半 导体装置及其制造方法。


图1是示意性示出根据本发明第 一实施例的半导体装置的主要部分的平
面图2是示意性示出根据本发明第一实施例的半导体装置的主要部分的截 面图3是示意性示出根据本发明第一实施例的半导体装置的主要部分的截 面图4A至4H是示出在制造根据本发明第一实施例的半导体装置的方法 中各步骤所制造的装置主要部分的示意图5是示出在制造根据本发明第一实施例的半导体装置的方法中各步骤 所制造的装置主要部分的示意图6A和6B是示出在制造根据本发明第一实施例的半导体装置的方法 中各步骤所制造的装置主要部分的示意图7A和7B是示出在制造根据本发明第一实施例的半导体装置的方法 中各步骤所制造的装置主要部分的示意图8A和8B是示出在制造根据本发明第一实施例的半导体装置的方法 中各步骤所制造的装置主要部分的示意4图9A和9B是示出在制造根据本发明第一实施例的半导体装置的方法 中各步骤所制造的装置主要部分的示意图IOA和10B是示出在制造根据本发明第一实施例的半导体装置的方 法中各步骤所制造的装置主要部分的示意图IIA和11B是示出在制造根据本发明第一实施例的半导体装置的方 法中各步骤所制造的装置主要部分的示意图12A和12B是示出在制造根据本发明第一实施例的半导体装置的方 法中各步骤所制造的装置主要部分的示意图13A和13B是示出在制造根据本发明第一实施例的半导体装置的方 法中各步骤所制造的装置主要部分的示意图14A至14E是示出在制造根据本发明第一实施例的半导体装置的方 法中各步骤所制造的装置主要部分的示意图15是示出在根据本发明第一实施例的半导体装置中finFET的跨导 (transconductance)与电压关系的示意图16是示出根据本发明第二实施例的半导体装置的主要部分的平面图17是示意性示出根据本发明第二实施例的半导体装置的主要部分的 截面图18是示意性示出根据本发明第二实施例的半导体装置的主要部分的
图19A至19E是示出在制造根据本发明第二实施例的半导体装置的方 法中各步骤所制造的装置主要部分的示意图20是示出在制造根据本发明第二实施例的半导体装置的方法中各步 骤所制造的装置主要部分的示意图21是示出在根据本发明第二实施例的半导体装置中finFET的跨导与 电压关系的示意图22是示出根据本发明第三实施例的半导体装置的主要部分的平面图23是示意性示出根据本发明第三实施例的半导体装置的主要部分的 截面图24A至24C是示意性示出根据本发明第三实施例的半导体装置的主 要部分的截面图25A至25C是示出在制造根据本发明第三实施例的半导体装置的方法中各步骤所制造的装置主要部分的示意图26是示出在制造根据本发明第三实施例的半导体装置的方法中各步 骤所制造的装置主要部分的示意图27是示出在根据本发明第三实施例的半导体装置中fmFET的跨导与 电压关系的示意图。
具体实施例方式
下面将描述本发明的实施例。 <第一实施例> (结构)
图l是示意性示出根据本发明第一实施例的半导体装置的主要部分的平 面图。
图2和3是示意性示出根据本发明第 一 实施例的半导体装置的主要部分 的截面图。
具体地，图2是对应于沿着图1中的X1-X2线且垂直于图1的纸平面的 平面的截面图。图3是对应于沿着图1中的Yl-Y2线且垂直于图1的纸平面 的平面的截面图。
如图1所示，本实施例的半导体装置具有finFET 100。 finFET100包括 鳍F和栅极电极G。
在该finFET 100中，鳍F包括五个鳍Fl 、 F2a、 F2b、 F3a和F3b,如图 l所示。这五个鳍F1、 F2a、 F2b、 F3a和F3b由例如硅半导体形成。
鳍F中五个鳍F1、 F2a、 F2b、 F3a和F3b的每一个都以直线形式沿着如 图1所示的基板1的xy平面的y方向延伸。这五个鳍Fl、 F2a、 F2b、 F3a 和F3b以沿着x方向隔着间隔彼此并列设置。
如图2所示，在该fmFET 100中，掩埋氧化膜(BOX ) 2形成在基板1 的xy平面上，并且五个鳍F1、 F2a、 F2b、 F3a和F3b的每一个都从掩埋氧 化膜2的表面突出。具体地，由例如氧化硅膜形成的掩埋氧化膜2形成在由 例如硅半导体组成的基板l的xy平面上。五个鳍F1、 F2a、 F2b、 F3a和F3b 以凸起的形式沿垂直于掩埋氧化膜2的表面的z方向突出。这五个鳍Fl、 F2a、 F2b、 F3a和F3b的该凸起在z方向上的高度彼此相同。
在包括在鳍F中的五个鳍F1、 F2a、 F2b、 F3a和F3b中，位于在x方向的中心的第一鳍F1具有在此形成的成对的源/漏区域Sl和Dl,如图l和3 所示。此外，在该第一鳍F1中，该对源/漏区域Sl和D1沿着y方向夹着沟 道形成区域C1。另外，在该第一鳍F1中，如图3所示，硅化物层SS形成 为覆盖第一鳍F1中的该对源/漏区域Sl和D1的上表面。
同样，沿着x方向相邻于第一鳍Fl的两个第二鳍F2a和F2b具有在此 形成的成对的源/漏区域S2a、 D2a、 S2b和D2b，如图1所示。此外，在两 个第二鳍F2a和F2b的每一个中，成对的源/漏区域S2a、 D2a、 S2b和D2b 沿着y方向夹着沟道形成区域C2a和C2b。另外，与图3所示的第一鳍F1 相类似，为这些第二鳍F2a和F2b形成硅化物层(未示出)。
两个第三鳍F3a和F3b设置在x方向上的两端且相邻于第二鳍F2a和 F2b,两个第三鳍F3a和F3b具有在此形成的成对的源/漏区域S3a、 D3a、 S3b和D3b,如图1所示。此外，在两个第三鳍F3a和F3b的每一个中，成 对的源/漏区域S3a、 D3a、 S3b和D3b沿着y方向夹着沟道形成区域C3a和 C3b。另外，与图3所示的第一鳍F1相类似，为这些第三鳍F3a和F3b形成 硅化物层(未示出)。
在本实施例中，在这五个鳍F1、 F2a、 F2b、 F3a和F3b中，在x方向的 中心的第一鳍F1形成为与相邻于第一鳍F1的两个第二鳍F2a和F2b具有不 同的阈值电压Vth。此外，在x方向的中心的第一鳍Fl形成为与在x方向 两端的两个第三鳍F3a和F3b具有不同的阈值电压Vth。另外，与处于中心 的第一鳍Fl相邻的两个第二鳍F2a和F2b的阈值电压与在x方向两端的两 个第三鳍F3a和F3b的阈值电压Vth也不同。
具体地，如图l和2所示，在第一鳍F1、第二鳍F2a和F2b及第三鳍 F3a和F3b当中，沿着xy平面的y方向延伸的各鳍的宽度调整为彼此不同， 由此使得各鳍的阈值电压Vth彼此不同。
例如，在这五个鳍F1、 F2a、 F2b、 F3a和F3b中，在x方向的中心的第 一鳍Fl形成为使沿着图1所示的xy平面的y方向延伸的第一鳍的宽度Wl 为例如100歸。
此外，如图l所示，沿着x方向相邻于第一鳍Fl的两个第二鳍F2a和 F2b形成为使得沿着xy平面的y方向延伸的第二鳍的宽度W2大于第一鳍 Fl的宽度Wl。在该fmFET 100中，第二鳍F2a和F2b的宽度W2设定为例 如比第一鳍F1的宽度Wl大70nm。
7此外，如图l所示，在x方向两端的两个第三鳍F3a和F3b形成为^^得 沿着xy平面的y方向延伸的第三鳍的宽度W3大于第一鳍F1的宽度Wl和 第二鳍F2a和F2b的宽度W2。在该finFET 100中，第三鳍F3a和F3b的宽 度W3设定为例如比第二鳍F2a和F2b的宽度W2大70 nm。
对于这五个鳍F1、 F2a、 F2b、 F3a和F3b,如图2和3所示，提供栅极 绝缘膜Gz。
4册极绝缘膜Gz例如采用氧化硅膜形成。在该fmFET 100中，如图2和 3所示，栅极绝缘膜Gz提供在对应于各鳍Fl、 F2a、 F2b、 F3a和F3b的沟 道形成区域C1、 C2a、 C2b、 C3a和C3b的区域的表面上。
在本实施例中，如图2所示，栅极绝缘膜Gz形成为覆盖各鳍Fl、 F2a、 F2b、 F3a和F3b垂直于基板1的xy平面的两个侧表面以及平行于基板1的 xy平面的上表面，该两个侧表面和上表面是沿着y方向延伸的表面。
在该finFETlOO中，如图1所示，栅极电极G提供为与五个鳍F1、 F2a、 F2b、 F3a和F3b相交。具体地，栅极电极G沿着基板1的xy平面的x方向 延伸，并且与五个鳍F1、 F2a、 F2b、 F3a和F3b的每一个都成直角。
如图1所示，该栅才及电极G对应于五个鳍Fl、 F2a、 F2b、 F3a和F3b 的各沟道形成区域C1、 C2a、 C2b、 C3a和C3b。
另夕卜，如图2所示，栅极电极G以凸起方式在基板1的xy平面上突出。 此外，栅极电极G通过栅极绝缘膜Gz覆盖五个鳍Fl、 F2a、 F2b、 F3a和 F3b垂直于基板1的xy平面的两个侧表面以及平行于基板1的xy平面的上 表面，该两个侧表面和上表面是沿着y方向延伸的表面。
另外，如图3所示，侧壁SW形成在该4册^L电才及G的侧表面上。 (制造方法)
下面，将描述用于制造本实施例中上述半导体装置的方法的主要部分。 图4A至14E是示出在制造根据本发明第一实施例的半导体装置的方法 中各步骤中所制造的装置主要部分的示意图。在图4A至14E中，各步骤中 所制造的装置主要部分以示意图序号的顺序依次示出。
图4A至4H和14A至14E的每一个都包括对应于沿着图1中的Xl-X2 线且垂直于图1的纸面的平面的截面图，类似于图2。图5是透视图。在图 6A至13B中，上面的示意图是对应于沿着图1中的X1-X2线且垂直于图1 的纸面的平面的截面图，而下面的示意图是对应于沿着图1中的Yl-Y2线且垂直于图1的纸面的平面的截面图。
首先，如图4A所示，掩埋氧化膜2和半导体层3提供在基板1的表面上。
在该步骤中，氧离子注入到从由硅半导体组成的基板1的表面深的位置， 并且进行热处理，以由此在基板1上形成由氧化硅膜形成的掩埋氧化膜2。 另外，由硅半导体组成的半导体层3提供在掩埋氧化膜2的表面上。这样， 在本实施例中制备了基于注氧隔离(separation by implantation of oxygen, SIMOX)结构的SOI基板。
随后，如图4B所示，对半导体层3进行离子注入。
在该步骤中，提供抗蚀剂掩模R1，使其具有对应于如图2所示在半导 体层3中要提供的五个鳍Fl、 F2a、 F2b、 F3a和F3b的各沟道形成区域Cl、 C2a、 C2b、 C3a和C3b的区域的开口。具体地，由光敏材料组成的光致抗 蚀剂膜(未示出)沉积在半导体层3的整个表面上，然后通过光刻图案化加 工该光致抗蚀剂膜，以由此提供该抗蚀剂掩才莫Rl 。
其后，利用该抗蚀剂掩模R1，对要提供五个鳍F1、 F2a、 F2b、 F3a和 F3b的沟道形成区域Cl、 C2a、 C2b、 C3a和C3b的区域进行离子注入。例 如，以2 x 1012/^112的剂量离子注入硼(B)。
随后，如图4C所示，去除抗蚀剂掩模R1。
例如，进行灰化处理来去除抗蚀剂掩模R1。
随后，如图4D所示，提供氮化硅膜SN。
在该步骤中，氮化硅膜SN通过等离子体化学气相沉积(CVD)沉积在 半导体层3的表面上。
随后，如图4E所示，提供抗蚀剂掩模R2。
在该步骤中，通过旋涂在作为图案化加工目标表面的氮化硅膜SN的表 面上沉积由光敏材料组成的光致抗蚀剂膜(未示出)。随后，用光照射具有 对应于设计图案的掩模图案的光掩模(未示出)，并且将由该光辐射引起的 掩模图案图像通过对光致抗蚀剂膜曝光而转移到该光致抗蚀剂膜。其后，已 经转移了该掩模图案图像的光致抗蚀剂膜被显影来形成抗蚀剂掩模R2。
在本实施例中，该光致抗蚀剂膜被图案化加工为使得氮化硅膜SN将覆 盖如图2所示要提供五个鳍F1、 F2a、 F2b、 F3a和F3b的部分的表面，而暴 露其它部分的表面。这就形成了如图4E所示的抗蚀剂掩模R2。随后，如图4F所示，形成硬掩模SNm。
在该步骤中，通过利用抗蚀剂掩模R2图案化加工氮化硅膜SN来形成 硬掩模SNm。例如，通过反应离子蚀刻(RIE)对氮化硅膜SN进行蚀刻处 理，直到暴露半导体层3的表面。例如，进行CF4基RIE。
在本实施例中，进行氮化硅膜SN的蚀刻处理，使其覆盖如图2所示要 在半导体层3中提供五个鳍F1、 F2a、 F2b、 F3a和F3b的部分的表面，而暴 露其它部分的表面。这就形成了如图4F所示的硬掩模SNm。
随后，如图4G所示，形成鳍F。
在该步骤中，在通过例如灰化处理去除抗蚀剂掩模R2后，通过利用硬 掩模SNm来图案化加工半导体层3，以由此形成鳍F。例如，通过RIE对半 导体层3进行蚀刻处理，直到暴露掩埋氧化膜2的表面。例如，进行HBr 基RIE。这就如图4G所示从半导体层3形成了五个鳍Fl、 F2a、 F2b、 F3a 和F3b。
随后，如图4H所示，去除硬掩模SNm。 在该步骤中，例如通过湿蚀刻处理来去除该硬掩模SNm。 通过该步骤，如图5所示，形成五个鳍F1、 F2a、 F2b、 F3a和F3b。 具体地，如图5所示，沿着x方向相邻于第一鳍Fl的两个第二鳍F2a 和F2b形成为使得沿着xy平面的y方向延伸的第二鳍的宽度W2大于第一 鳍F1的宽度W1。此外，如图5所示，在x方向的两端的两个第三鳍F3a 和F3b形成为使得沿着xy平面的y方向延伸的第三鳍的宽度W3大于第一 鳍F1的宽度W1和第二鳍F2a和F2b的宽度W2。
随后，如图6A和6B所示，形成绝缘膜Gza和金属层Gk。 具体地，绝缘膜Gza形成在五个鳍Fl、 F2a、 F2b、 F3a和F3b的表面上， 如图6A和6B所示。例如，该绝缘膜Gza通过对鳍Fl、 F2a、 F2b、 F3a和 F3b进行热氧化处理来形成，以由此提供厚度例如约为2 nm的氧化硅膜 (Si02)。作为选择，由SiON或者Hf02等组成的高介电常数绝缘膜可以形 成为五个鳍F1、 F2a、 F2b、 F3a和F3b的表面上的绝缘膜Gza。
其后，如图6A和6B所示，金属层Gk形成为覆盖绝缘膜Gza。 在该方法中，例如通过溅射将WSi膜形成为金属层Gk。作为选择，由 MoSi或者TiN等组成的难熔金属层或者这些物质的多层体可以形成为金属 层Gk。
10随后，如图7A和7B所示，提供氮化硅膜SNa。
在该步骤中，如图7A和7B所示，通过等离子体CVD在金属层Gk的 表面上沉积氮化硅膜SNa。
随后，如图8A和8B所示，提供光致抗蚀剂膜R3a。
在该步骤中，如图8A和8B所示，通过在作为图案化加工目标表面的 氮化硅膜SNa的表面上旋涂来沉积由光壽文材料组成的光致抗蚀剂膜R3a。
随后，如图9A和9B所示，形成抗蚀剂掩才莫R3。
在该步骤中，用光照射具有对应于设计图案的掩模图案的光掩模(未示 出)，并且由该光照射引起的掩模图案图像通过对光致抗蚀剂膜曝光而转移 到光致抗蚀剂膜R3a。其后，如图9A和9B所示，已经转移了该掩模图案图 像的光致抗蚀剂膜R3a被显影以形成抗蚀剂膜R3 。
在本实施例中，去除并图案化加工光致抗蚀剂膜R3a,使其覆盖氮化硅 膜SNa的与如图1至3所示要提供栅极电极G和栅极绝缘膜Gz的部分相对 应的表面，而暴露其它部分的表面。这就形成了如图9A和9B所示的抗蚀 剂掩模R3。
随后，如图10A和10B所示，形成硬掩模SNn。
在该步骤中，如图IOA和IOB所示，通过利用抗蚀剂膜R3图案化加工 氮化硅膜SNa来形成硬掩模SNn。
例如，通过RIE对氮化硅膜SNa进行蚀刻处理，直到暴露金属层Gk的 表面。例如，进行CF4基RIE。通过该步骤，由氮化硅膜SNa形成硬掩模 SNn。
随后，如图11A和11B所示，去除抗蚀剂掩才莫R3。
例如，如图11A和11B所示，进行灰化处理，以由此去除抗蚀剂掩模R3。
随后，如图12A和12B所示，形成栅极电极G。
在该步骤中，如图12A和12B所示，通过利用硬掩模SNn图案化加工 金属层Gk来形成栅极电极G。
例如，通过RIE对金属层Gk进行蚀刻处理，直到暴露绝缘膜Gza的表 面。通过该步骤，由金属层Gk形成栅极电极G。
随后，如图13A和13B所示，形成栅极绝缘膜Gz。
在该步骤中，如图13A和13B所示，通过利用栅极电极G作为掩模图案化加工绝缘膜GZa来形成成栅极绝缘膜Gz。
例如，通过RIE对绝缘膜GZa进行蚀刻处理。通过该步骤，由绝缘膜 GZa形成栅极绝缘膜Gz。此时，类似地去除硬掩才莫SNn。
随后，如图14A所示，形成侧壁SW。
在该步骤中，例如，通过CVD沉积氧化硅膜(未示出)以覆盖栅极电 极G、第一鳍Fl和其它鳍F2a、 F2b、 F3a和F3b。其后，如图14A所示， 对氧化硅膜进行回蚀刻(etch-back)处理，以由此在栅极电极G的侧表面上 形成侧壁SW。另外，通过该步骤在第一鳍F1的侧表面上形成侧壁SW。
尽管在附图中没有示出，但是在第一鳍F1之外的各鳍即鳍F2a、 F2b、 F3a和F3b的侧表面上也可以类似地形成侧壁SW。
随后，如图14B所示，形成一对源/漏区域Sl和D1。
在该步骤中，如图14B所示，对第一鳍Fl中要形成成对的源/漏区域 Sl和Dl的部分进行离子注入。具体地，以栅极电极G和侧壁SW为掩模进 行在第一鳍F1中的离子注入。例如，在形成该finFET100为N型FET的情 况下注入磷(P)离子。另一方面，例如，在形成该fmFET 100为P型FET 的情况下注入硼(B)离子。具体地，在加速电压在5至10 KeV的范围内 以及剂量约为3 x 1015"1112的条件下进行离子注入。通过该注入，在第一鳍 Fl中形成成对的源/漏区域Sl和D1。
尽管在附图中没有示出，但是在第一鳍F1之外的各鳍即鳍F2a、 F2b、 F3a和F3b中也类似地形成成对的源/漏区域S2a、 D2a、 S2b、 D2b、 S3a、 D3a、 S3b和D3b。
随后，如图14C所示，形成硅化物层SS。
在该步骤中，如图14C所示，在已经形成该对源/漏区域Sl和D1的第 一鳍F1的表面上形成^f圭化物层SS。具体地，例如，通过溅射在该对源/漏区 域S1和D1的表面上沉积钴或者镍。其后，进行热处理，以由此在该表面上 形成硅化物层SS。
尽管在附图中没有示出，但是对于第一鳍F1之外的各鳍即鳍F2a、 F2b、 F3a和F3b，也类似地在成对源/漏区域S2a、 D2a、 S2b、 D2b、 S3a、 D3a、 S3b和D3b的表面上形成硅化物层SS。
随后，如图14D所示，形成层间绝缘膜IO。
在该步骤中，通过例如CVD沉积氧化硅膜以覆盖各部件，然后通过例如化学机械抛光(CMP)将其表面平坦化，以由此形成该层间绝缘膜10。
作为选择，低k膜或者类似物可以形成为该层间绝缘膜10。
随后，如图14E所示，形成接触SC、 GC和DC以及互连SH、 GH和DH。
为了形成这些部件，如图14E所示，在覆盖第一鳍F1的层间绝缘膜10 中，在对应于该对源/漏区域Sl和D1的部分中形成接触孔(未示出)。具体 地，通过例如RIE对层间绝缘膜IO进行蚀刻处理，以暴露覆盖该对源/漏区 域Sl和Dl的硅化物层SS的表面，以由此形成接触孔(未示出)。
此外，与其类似，在覆盖第一鳍F1的层间绝缘膜10中，在对应于栅极 电极G的部分中形成接触孔(未示出)。具体地，与上面的描述相类似，通 过例如R正对层间绝缘膜IO进行蚀刻处理，以暴露栅极电极G的表面，以 由此形成接触孔(未示出)。在本实施例中，在对应于该对源/漏区域Sl和 Dl的部分中形成接触孔时，也在对应于栅极电极G的部分中形成接触孔。
尽管在附图中没有示出，但是对第一鳍F1之外的各鳍即鳍F2a、 F2b、 F3a和F3b也与上面的描述类似地形成接触孔(未示出)。
其后，如图14E所示，在各接触孔中埋入诸如铝的金属材料并加工形成 各接触SC、 GC和DC。具体地，接触SC和DC形成为电连接到该对源/漏 区域Sl和Dl。接触GC形成为电连接到栅极电极G。在本实施例中，在对 应于该对源/漏区域Sl和D1的部分中形成接触SC和DC时，也在对应于栅 极电极G的部分中形成接触GC。
尽管在附图中没有示出，但是对于第一鳍Fl之外的各鳍即鳍F2a、 F2b、 F3a和F3b也类似地形成各接触SC、 GC和DC。
其后，如图14E所示，形成第一互连SH、第二互连DH和第三互连GH。 在该步骤中，沉积诸如铝的金属材料，然后图案化加工形成第一互连SH、 第二互连DH和第三互连GH。具体地，第一互连SH和第二互连DH分别 形成为电连接到为该对源/漏区域Sl和D1所形成的接触SC和DC。第三互 连GH形成为电连接到为栅极电极G所形成的接触GC。
尽管在附图中没有示出，但是对于第一鳍Fl之外的各鳍例如鳍F2a、 F2b、 F3a和F3b也形成第一互连SH、第二互连DH和第三互连GH。
具体地，第一互连SH形成为电连接到为鳍F1、 F2a、 F2b、 F3a和F3b 中的一个源/漏区域Sl、 S2a、 S2b、 S3a和S3b所提供的各接触SC。第二互连DH形成为电连接到为鳍F1、 F2a、 F2b、 F3a和F3b中的另一 个源/漏区域Dl、 D2a、 D2b、 D3a和D3b所提供的各接触DC。
第三互连GH形成为电连接到对应于鳍F1、 F2a、 F2b、 F3a和F3b的才册 极电极G所提供的各接触GC。
如上所述，本实施例的finFET 100包括第一鳍F1、第二鳍F2a和F2b 及第三鳍F3a和F3b。在该fmFET 100中，这些鳍形成为使得第一鳍Fl的 阈值电压Vth、第二鳍F2a和F2b的阈值电压Vth及第三鳍F3a和F3b的阈 值电压Vth彼此不同。具体地，如图1所示，第一鳍F1、第二鳍F2a和F2b 及第三鳍F3a和F3b的各宽度Wl、 W2和W3彼此不同。这在它们当中提 供了阚值电压Vth上的差别。就是说，本实施例的fmFET 100制造为具有不 同阈值电压Vth的单元finFET的集合体。
图15是示出在根据本发明第一实施例的半导体装置中fmFET 100的跨 导与电压关系的示意图。在图15中，纵坐标表示跨导gm,横坐标表示栅极 电压Vg。在图15中，用粗实线fa表示整个finFET 100的结果。用细实线 fl表示包括在fmFET100中的第一鳍F1的结果。同样，用细实线G表示包 括在fmFET 100中的两个第二鳍F2a和F2b的结果。此外，用细实线fi表 示包括在finFET 100中的两个第三鳍F3a和F3b的结果。
如图15所示，在第一鳍F1 (实线fl)中，与第二鳍F2a和F2b (实线 f2)相比，跨导gm的最大值较小，并且对应于该最大值的栅极电压Vg较 大。在第二鳍F2a和F2b (实线f2)中，与第三鳍F3a和F3b (实线f3)相 比，跨导gm的最大值较小，并且对应于该最大值的栅极电压Vg较大。
就是说，随着鳍宽度的增加，跨导gm变得较高，并且产生跨导gm的 上升的栅极电压Vg降低。
因此，具有各鳍Fl、 F2a、 F2b、 F3a和F3b的finFET 100的跨导gm相 当于图15中的粗实线fa所示的各结果(fl、 f2、 f3)的合成。
因此，本实施例的finFET 100与由第一鳍F1、第二鳍F2a和F2b及第 三鳍F3a和F3b中的任何一个组成的finFET相比，跨导gm从其峰值下降的 程度更低。就是说，表示跨导gm与电压关系的曲线比较平坦。
因此，本实施例可以实现高频RFIC中的增益的宽频带化(widening of the band )。
此外，在本实施例的fmFET 100中，如图15所示，与由第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b中的任何一个组成的fmFET相比，取 决于栅极电压Vg的跨导gm的变化更小。就是说，提高了线性。 因此，本实施例可以实现减少元件特性的失真(distortion )。 而且，在本实施例中，第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和 F3b的每一个都沿着y方向延伸。此外，沿着x方向，两个第二鳍F2a和F2b 夹着中心的第一鳍Fl并隔着间隔而设置。就是说，两个第二鳍F2a和F2b 设置为在x方向上关于第一鳍Fl对称。此外，两个第三鳍F3a和F3b通过 第二鳍F2a和F2b夹着在x方向的中心的第 一鳍F1隔着间隔而设置。就是 说，两个第三鳍F3a和F3b设置为在x方向上关于第一鳍Fl对称。
这样，在本实施例中以在x方向对称的图案设置五个鳍Fl、 F2a、 F2b、 F3a和F3b。
因此，本实施例的finFET100在操作期间在电场强度的分布、电流分布 和热分布上没有偏移，从而允许提高可靠性且抑制特性变化。
因此，本实施例对于增强功能和集成度以及降低成本是有益的，特别是 对于移动通讯终端的无线模块。
在对本实施例上面的描述中，对各鳍F1、 F2a、 F2b、 F3a和F3b的沟道 形成区域进行离子注入。然而本实施例不限于此。例如，可以采用没有在各 鳍F1、 F2a、 F2b、 F3a和F3b的沟道形成区域中进行离子注入而获得的非掺 杂结构。这可以实现较高速的操作。
<第二实施例>
下面，将描述本发明的第二实施例。 (结构)
图16是示出根据本发明第二实施例的半导体装置的主要部分的平面图。 图17和18是示意性地示出根据本发明第二实施例的半导体装置的主要 部分的截面图。
具体地，图17是对应于沿着图16中的X1-X2线且垂直于图16的纸面 的平面的截面图。图18是对应于沿着图16中的Yl-Y2线且垂直于图16的 纸面的平面的截面图。
本实施例与第一实施例的不同在于包括在finFET100中的鳍F,如图16 至18所示。.除了该特征外，第二实施例与第一实施例相同。因此，省略了 重复部分的描述。在本实施例的fmFET 100中，与第一实施例相类似，鳍F包括如图16 所示的五个鳍F1、 F2a、 F2b、 F3a和F3b。如图16所示，五个鳍F1、 F2a、 F2b、F3a和F3b的每一个都以直线方式沿着基板1的xy平面的y方向延伸。 这五个鳍F1、 F2a、 F2b、 F3a和F3b沿着x方向隔着间隔4皮此并列设置。
在本实施例的fmFET 100中，如图17所示，掩埋氧化膜2形成在基板 1的xy平面上，并且五个鳍Fl、 F2a、 F2b、 F3a和F3b的每一个都从掩埋 氧化膜2的表面突出，与第一实施例相类似。这五个鳍F1、 F2a、 F2b、 F3a 和F3b在z方向上的该突出的高度^皮此相同。
然而，在本实施例中，五个鳍F1、 F2a、 F2b、 F3a和F3b形成为使得沿 着xy平面的y方向延伸的各鳍的宽度Wl、 W2和W3彼此相同，如图16 和17所示。
具体地，位于x方向的中心的第一鳍Fl的宽度Wl与相邻于第一鳍F1 的两个第二鳍F2a和F2b的每一个的宽度W2相同。此外，位于x方向的中 心的第一鳍F1的宽度W1与通过第二鳍F2a和F2b相邻于第一鳍Fl的两个 第三鳍F3a和F3b的每一个的宽度W3相同。在该finFET 100中，五个鳍 Fl、 F2a、 F2b、 F3a和F3b的每一个都具有与第一实施例中的第一鳍Fl的 宽度W1相同的宽度。
此外，在鳍F中，与第一实施例相类似，在x方向的中心的第一鳍Fl 形成为与相邻于第一鳍Fl的两个第二鳍F2a和F2b具有不同的阈值电压 Vth。另外，在x方向的中心的第一鳍Fl形成为与位于x方向的两端的两个 第三鳍F3a和F3b具有不同的阈值电压Vth。而且，在相邻于在中心的第一 鳍Fl的两个第二鳍F2a和F2b的阈值电压Vth与位于x方向的两端的两个 第三鳍F3a和F3b的阈值电压Vth也不同。
在本实施例中，在第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b 当中，在沟道形成区域中的杂质元素的掺杂量调整为彼此不同，以由此使得 各鳍的阈值电压Vth彼此不同。
例如，在五个鳍F1、 F2a、 F2b、 F3a和F3b中，对在x方向的中心的第 一鳍Fl,例如以2.5 x 10力cm2的掺杂量离子注入硼。
对于沿着x方向相邻于第一鳍Fl的两个第二鳍F2a和F2b的每一个， 例如以2.0 x 1()U/cm2的掺杂量离子注入硼。
对于位于x方向的两端的两个第三鳍F3a和F3b的每一个，例如以1.5 x1012/cm2的掺杂量离子注入硼。
对于这五个鳍F1、 F2a、 F2b、 F3a和F3b,与第一实施例相类似，提供 栅极绝缘膜Gz,如图17和18所示。
此外，与第一实施例相类似，栅极电极G提供为如图16所示与五个鳍 Fl、 F2a、 F2b、 F3a和F3b相交。具体地，栅极电极G沿着基板1的xy平 面的x方向延伸，并且与五个鳍F1、 F2a、 F2b、 F3a和F3b的每一个成直角。 (制造方法)
下面，将描述制造本实施例中的上述半导体装置的方法。
图19A至19E和20是示出在制造本发明第二实施例的半导体装置的方 法中各步骤所制造的装置主要部分的示意图。
具体地，图19A至19E包括对应于沿着图16中的Xl-X2线且垂直于图 16的纸面的平面的截面图，与图17相类似。图20是透视图。
首先，如图19A所示，在基板1的表面上提供掩埋氧化膜2和半导体层
在该步骤中，与第一实施例相类似，将氧离子注入到离由硅半导体组成 的基板的表面深的位置且进行热处理，以由此在基板1上形成由氧化硅膜形 成的掩埋氧化膜2。另外，在掩埋氧化膜2的表面上提供由硅半导体组成的 半导体层3。就是说，制备了基于SIMOX结构的SOI基板。
随后，如图19B所示，利用抗蚀剂掩才莫R1进行半导体层3中的离子注入。
在该步骤中，抗蚀剂掩模R1提供为使其具有对应于要在半导体层3中 提供五个鳍F1、 F2a、 F2b、 F3a和F3b的各沟道形成区域Cl 、 C2a、 C2b、 C3a和C3b (如图17所示)的区域的开口。具体地，与第一实施例相类似， 由光敏材料组成的光致抗蚀剂膜(未示出)沉积在半导体层3的整个表面上， 然后通过光刻图案化加工该光致抗蚀剂膜，以由此提供该抗蚀剂掩模Rl。
其后，利用该抗蚀剂掩模Rl,对要在半导体层3中提供五个鳍Fl、F2a、 F2b、 F3a和F3b的各沟道形成区域C1、 C2a、 C2b、 C3a和C3b的区域进行 离子注入。例如，以1.5 x 10力cm2的剂量离子注入硼(B)。
随后，去除抗蚀剂掩模R1。
随后，如图19C所示，利用抗蚀剂掩模R2进行在半导体层3中的离子 注入。在该步骤中，抗蚀剂掩模R2提供为使其具有对应于在其中要在半导体
层3中提供五个鳍F1、 F2a、 F2b、 F3a和F3b中的第二鳍F2a和F2b的沟道 形成区域C2a和C2b (如图17所示)的区域的开口。具体地，由光敏材料 组成的光致抗蚀剂膜(未示出)沉积在半导体层3的整个表面上，然后通过 光刻图案化加工该光致抗蚀剂膜，以由此提供该抗蚀剂掩模R2。
其后，利用抗蚀剂掩模R2进行在半导体层3中的离子注入。例如，以 2.0x 1012/^1112的剂量离子注入硼(B)。
随后，去除抗蚀剂掩模R2。
随后，如图19D所示，利用抗蚀剂掩模R3进行在半导体层3中的离子 注入。
在该步骤中，抗蚀剂掩模R3提供为使其具有对应于在要在半导体层3 中提供五个鳍F1、 F2a、 F2b、 F3a和F3b中的第一鳍Fl的沟道形成区域Cl (如图17所示)的区域的开口。具体地，由光^U才料组成的光致抗蚀剂膜 (未示出)沉积在半导体层3的整个表面上，然后通过光刻图案化加工该光 致抗蚀剂膜，以由此提供该抗蚀剂掩模R3。
其后，利用该抗蚀剂掩模R3进行在该半导体层3中的离子注入，例如， 以2.5 x 1012/^112的剂量离子注入硼(B)。 随后，去除该抗蚀剂掩才莫R3。 随后，如图19E所示，形成鳍F。
具体地，半导体层3图案化加工为对应于鳍F在图16中示出的平面形状。
例如，与第一实施例相类似，形成对应于该图案形状的硬掩模(未示出)。 其后，利用该硬掩^^莫进行半导体层3的蚀刻处理，以由此图案化加工如上所 述的半导体层3。
这就形成了图20所示的五个鳍Fl、 F2a、 F2b、 F3a和F3b。具体地， 五个鳍F1、 F2a、 F2b、 F3a和F3b形成为使得沿着xy平面的y方向延伸的 各鳍的宽度W1、 W2和W3彼此相同，如图20所示。
随后，如图17和18所示，形成诸如栅极电极G和栅极绝缘膜Gz的各 部件。
在该步骤中，与第一实施例相类似地形成诸如栅极电极G和栅极绝缘膜 Gz的各部件。具体地，绝缘膜(未示出)和金属层(未示出)依次沉积在基板1上以
便覆盖鳍F。其后，对应于图16所示的栅极电极G的图案形状的硬掩模形
成在金属膜上。随后，利用该硬掩模使得金属层经受蚀刻处理以便被图案化
加工，从而形成栅极电极G。通过该步骤，形成了具有图16所示图案形状 的初M及电才及G。
此外，与第一实施例相类似，通过利用栅极电极G作为掩模图案化加工 绝缘膜，形成栅极绝缘膜Gz,如图17和18所示。
其后，与第一实施例相类似，如图18所示，侧壁SW形成在栅极电极 G的侧表面上和鳍F1、 F2a、 F2b、 F3a和F3b的每一个的侧表面上。此外， 与第一实施例相类似，如图18所示，在各鳍F1、 F2a、 F2b、 F3a和F3b中 形成成对的源/漏区域Sl、 Dl、 S2a、 D2a、 S2b、 D2b、 S3a、 D3a、 S3b和 D3b。此外，与第一实施例相类似，如图18所示，在各鳍F1、 F2a、 F2b、 F3a和F3b中的成对的源/漏区域Sl、 Dl、 S2a、 D2a、 S2b、 D2b、 S3a、 D3a、 S3b和D3b的表面上形成硅化物层SS。尽管图18示出了第一鳍F1，但是其 它鳍(即第二鳍F2a和F2b以及第三鳍F3a和F3b)除了沟道形成区域的掺 杂量与如上所述的不同之外具有与第一鳍F1相同的结构。
还是在本实施例中，与上面的第一实施例参考图14E的描述相类似，在 形成层间绝缘膜10之后形成接触SC、 GC和DC以及互连SH、 GH和DH。
如上所述，在本实施例的fmFET 100中，在第一鳍F1、第二鳍F2a和 F2b及第三鳍F3a和F3b当中，沟道形成区域的掺杂剂量不同。因此，在本 实施例中，在第一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b当中，阈 值电压Vth不同。
图21是示出在根据本发明第二实施例的半导体装置中finFET 100的跨 导与电压关系的示意图。在图21中，纵坐标表示跨导gm，而横坐标表示栅 极电压Vg。在图21中，关于fmFET 100的总结果用粗实线fa表示。关于 包括在finFET100中的第一鳍Fl的结果用细实线fl表示。同样，关于包括 在finFET 100中的第二鳍F2a和F2b的结果用细实线f2表示。此外，关于 包括在finFET 100中的第三鳍F3a和F3b的结果用细实线fi表示。
如图21所示，在第一鳍F1 (实线fl)中，与第二鳍F2a和F2b (实线 f2)相比，跨导gm的最大值较大，并且对应于该最大值的栅极电压Vg也 较高。在第二鳍F2a和F2b (实线f2)中，与第三鳍F3a和F3b (实线f3 )
19相比，跨导gm的最大值较大，并且对应于该最大值的栅极电压Vg也较高。
就是说，随着鳍中的沟道形成区域的杂质浓度的增加，跨导gm变得较 高，并且产生跨导gm的上升的栅极电压增加。
具有各鳍Fl 、 F2a、 F2b、 F3a和F3b的fmFET 100的跨导gm相当于图 21中粗实线fa所示的各结果(fl、 f2、 f3)的合成。
因此，与第一实施例相类似，本实施例的finFET 100与由第一鳍F1、 第二鳍F2a和F2b及第三鳍F3a和F3b中的任何一个组成的fmFET相比5争 导gm从其峰值下降的程度较低。就是说，表示跨导gm与电压关系的曲线 比较平坦。
因此，与第一实施例相类似，本实施例可以实现高频RFIC中的增益的 宽频带化。此外，本实施例可以实现减少元件特性的失真。
另外，在本实施例中，五个鳍F1、 F2a、 F2b、 F3a和F3b设置为使得沟 道形成区域中离子注入的杂质浓度在x方向上彼此对称。
因此，与第一实施例相类似，本实施例的finFET 100在操作期间在电场 强度的分布、电流分布和热分布上减少了偏移，并且因此而得以提高可靠性 且抑制特性变化。
<第三实施例>
下面，将描述本发明的第三实施例。 (结构)
图22是示出根据本发明第三实施例的半导体装置的主要部分的平面图。
图23和24A至24C是示意性地示出根据本发明第三实施例的半导体装 置的主要部分的截面图。
具体地，图23是对应于沿着图22中的Xl-X2线且垂直于图22的纸面 的平面的截面图。图24A是对应于沿着图22中的Yl-Y2线且垂直于图22 的纸面的平面的截面图。图24B是对应于沿着图22中的Ylb-Y2b线且垂直 于图22的纸面的平面的截面图。图24C是对应于沿着图22中的Ylc-Y2c 线且垂直于图22的纸面的平面的截面图。
如图22、 23和24A至24C所示，本实施例在包括在finFET 100的鳍F 的形状上与第一实施例不同。此外，本实施例在finFET 100的栅极电极G 的形状上与第一实施例不同。除了该特征，第三实施例与第一实施例相同。 因此，省略对重复部分的描述。在本实施例的finFET 100中，如图22所示，与第一实施例相类似，鳍 F包括五个鳍F1、 F2a、 F2b、 F3a和F3b。如图22所示，五个鳍F1、 F2a、 F2b、F3a和F3b的每一个都以直线形式沿着基板1的xy平面的y方向延伸。 这五个鳍F1、 F2a、 F2b、 F3a和F3b以沿着x方向隔着间隔彼此并列设置。
在本实施例的finFET 100中，如图23所示，与第一实施例相类似，掩 埋氧化膜2形成在基板1的xy平面上，并且五个鳍F1、 F2a、 F2b、 F3a和 F3b的每一个都从掩埋氧化膜2的表面突出。这五个鳍F1、 F2a、 F2b、 F3a 和F3b的该突出在z方向上的高度彼此相同。
然而，如图22和23所示，五个鳍F1、 F2a、 F2b、 F3a和F3b形成为4吏 得沿着xy平面的y方向延伸的各鳍的宽度Wl 、 W2和W3彼此相同。
具体地，位于x方向的中心的第一鳍Fl的宽度Wl与相邻于第一鳍F1 的两个第二鳍F2a和F2b的每一个的宽度W2相同。此外，位于x方向的中 心的第一鳍F1的宽度Wl与通过第二鳍F2a和F2b相邻于第一鳍Fl的两个 第三鳍F3a和F3b的每一个的宽度W3相同。在该fmFET 100中，五个鳍 Fl、 F2a、 F2b、 F3a和F3b的每一个都具有与第一实施例中的第一鳍Fl的 宽度Wl相同的宽度。
对这五个鳍F1、 F2a、 F2b、 F3a和F3b,与第一实施例相类似，如图23 和24A至24C所示，提供栅极绝缘膜Gz。
此外，如图22所示，栅极电极G提供为与五个鳍Fl、 F2a、 F2b、 F3a 和F3b相交。具体地，栅极电极G沿着基板1的xy平面的x方向延伸，并 且与五个鳍F1、 F2a、 F2b、 F3a和F3b的每一个成直角。
此外，在finFET 100中，与第一实施例相类似，在x方向的中心的第一 鳍F1形成为与相邻于第一鳍F1的两个第二鳍F2a和F2b具有不同的阈值电 压Vth。另外，在x方向的中心的第一鳍Fl形成为与位于x方向的两端的 两个第三鳍F3a和F3b具有不同的阈值电压Vth。而且，在相邻于在中心的 第一鳍F1的两个第二鳍F2a和F2b的阈值电压Vth与在x方向的两端的两 个第三鳍F3a和F3b的阈值电压Vth也不同。
在本实施例中，栅极电极G形成为使得在第一鳍F1、第二鳍F2b和F2b 及第三鳍F3a和F3b当中的栅极长度不同，由此使得该些鳍的阈值电压Vth 4皮此不同。
具体地，在五个鳍F1、 F2a、 F2b、 F3a和F3b中，对于x方向的中心的第一鳍Fl,其栅极长度GL1设定为例如200nm。具体地，栅极电极G形成 为使得沿x方向延伸的栅极电极G的宽度在栅极电极G与第 一鳍F1的相交 部分设定到该值，如图22和24A所示。
此外，对于沿着x方向相邻于第一鳍Fl的两个第二鳍F2a和F2b，其 栅极长度GL2a和GL2b设定为大于第一鳍Fl的栅极长度GL1,如图22和 24B所示。在该fmFET 100中，第二鳍F2a和F2b的栅极长度GL2a和GL2b 例如设定为比第一鳍Fl的栅极长度GL1大70nm。具体地，栅极电极G形 成为使得沿着x方向延伸的栅极电极G的宽度在栅极电极G与第二鳍F2a 和F2b相交的部分设定到该值，如图22和24B所示。
对于在x方向的两端的两个第三鳍F3a和F3b，其栅极长度GL3a和GL3b 设定为大于第一鳍Fl和第二鳍F2a和F2b的栅极长度GL1 、GL2a和GL2b, 如图22和24C所示。在该fmFET 100中，第三鳍F3a和F3b的栅极长度 GL3a和GL3b例如设定为比第二鳍F2a和F2b的栅极长度GL2a和GL2b大 70nm。具体地，栅极电极G形成为使得在沿着x方向延伸的栅极电极G的 宽度设定为栅极电极G与第三鳍F3a和F3b相交的部分设定到该值，如图 22和24C所示。 (制造方法)
下面，将描述用于制造本实施例中的上述半导体装置的方法的主要部分。
图25A至25C和26是示出在制造根据本发明的第三实施例的半导体装 置的方法中各步骤中所制造的装置主要部分的示意图。
具体地，图25A至25C包括对应于沿着图22中的Xl-X2线且垂直于图 22的纸面的平面的截面图，与图23相类似。图26是透视图。
首先，如图25A所示，在基板1的表面上提供掩埋氧化膜2和半导体层
在该步骤中，与第一实施例相类似，注入氧离子到离由硅半导体组成的 基板的表面深的位置中且进行热处理，以由此在基板1上形成由氧化硅膜形 成的掩埋氧化膜2。另外，在掩埋氧化膜2的表面上提供由硅半导体组成的 半导体层3。就是说，制备了基于SIMOX结构的SOI基板。
随后，如图25B所示，利用抗蚀剂掩模R1进行半导体层3中的离子注入。在该步骤中，抗蚀剂掩模Rl提供为使其具有对应于要在半导体层3中
提供五个鳍F1、 F2a、 F2b、 F3a和F3b的各沟道形成区域Cl 、 C2a、 C2b、 C3a和C3b (如图23所示)的区域的开口。具体地，与第一实施例相类似， 由光敏材料组成的光致抗蚀剂膜(未示出)沉积在半导体层3的整个表面上， 然后通过光刻图案化加工该光致抗蚀剂膜，以由此提供该抗蚀剂掩模Rl 。
其后，利用该抗蚀剂掩模Rl,对要提供五个鳍F1、 F2a、 F2b、 F3a和 F3b的各沟道形成区域C1、 C2a、 C2b、 C3a和C3b的区域进行离子注入。 例如，以2.0x 1012/0112的剂量离子注入硼(B)。
随后，去除抗蚀剂掩模R1。
随后，如图25C所示，形成鳍F。
具体地，如图22所示，半导体层3图案化加工为对应于鳍F的平面形状。
例如，与第一实施例相类似，形成对应于该图案形状的硬掩模(未示出)。 其后，利用该硬掩^^莫进行半导体层3的蚀刻处理，以由此图案化加工如上所 述的半导体层3。
这就形成了图26所示的五个鳍Fl、 F2a、 F2b、 F3a和F3b。具体地， 五个鳍F1、 F2a、 F2b、 F3a和F3b形成为使得沿着xy平面的y方向延伸的 各鳍的宽度W1、 W2和W3彼此相同，如图26所示。
随后，如图23和24A至24C所示，形成诸如栅极电极G和栅极绝缘膜 Gz的各部件。
在该步骤中，与第一实施例相类似地形成诸如栅极电极G和栅极绝缘膜 Gz的各部件。
具体地，绝缘膜(未示出)和金属层(未示出)依次沉积在基板1上以 覆盖鳍F。其后，对应于图22所示的栅极电极G的图案形状的硬掩模形成 在金属膜上。随后，利用该硬掩模使得金属层经受蚀刻处理以图案化加工， 以由此形成栅极电极G。通过该步骤，形成了具有图22所示图案形状的栅 极电极G。
此外，如图23和24A至24C所示，与第一实施例相类似，通过利用栅 极电极G为掩模图案化加工绝缘膜，形成栅极绝缘膜Gz。
其后，与第一实施例相类似，如图24A至24C所示，侧壁SW形成在 栅极电极G的侧表面上和鳍Fl、 F2a、 F2b、 F3a和F3b的每一个的侧表面上。此外，与第一实施例相类似，如图24A至24C所示，在各鳍F1、 F2a、 F2b、 F3a和F3b中形成成对的源/漏区域Sl、 Dl、 S2a、 D2a、 S2b、 D2b、 S3a、 D3a、 S3b和D3b。此外，与第一实施例相类似，如图24A至24C所 示，在各鳍F1、 F2a、 F2b、 F3a和F3b中的成对的源/漏区域Sl 、 Dl、 S2a、 D2a、 S2b、 D2b、 S3a、 D3a、 S3b和D3b的表面上形成硅化物层SS。
尽管图24B示出了两个第二鳍F2a和F2b中的一个第二鳍F2b,但是另 一个第二鳍F2a具有与该一个第二鳍F2b相同的结构。此外，尽管图24C示 出了两个第三鳍F3a和F3b中的一个第三鳍F3b,但是另一个第三鳍F3a具 有与该一个第三鳍F3b相同的结构。
随后，与上面的第一实施例参考图14E的描述相类似，在形成层间绝缘 膜10之后形成接触SC、 GC和DC以及互连SH、 GH和DH。
如上所述，在本实施例的finFET 100中，在第一鳍F1、第二鳍F2a和 F2b及第三鳍F3a和F3b当中，栅极长度不同。因此，在本实施例中，在第 一鳍F1、第二鳍F2a和F2b及第三鳍F3a和F3b当中，阈值电压Vth不同。
图27是示出在根据本发明第三实施例的半导体装置中finFET 100的跨 导与电压关系的示意图。在图27中，纵坐标表示跨导gm，而横坐标表示栅 极电压Vg。在图27中，关于finFET 100的总结果用粗实线fa表示。关于 包括在finFET100中的第一鳍F1的结果用细实线fl表示。同样，关于包括 在finFET 100中的第二鳍F2a和F2b的结果用细实线f2表示。此外，关于 包括在finFET 100中的第三鳍F3a和F3b的结果用细实线f3表示。
如图27所示，在第一鳍F1 (实线fl)中，与第二鳍F2a和F2b (实线 f2)相比，跨导gm的最大值较大，并且对应于该最大值的栅极电压Vg也 较高。在第二鳍F2a和F2b (实线f2)中，与第三鳍F3a和F3b (实线f3 ) 相比，跨导gm的最大值较大，并且对应于该最大值的栅极电压Vg也较高。
就是说，随着鳍F的栅极长度的减小，跨导gm变得较高，并且产生跨 导gm的上升的栅极电压减小。
具有各鳍Fl 、 F2a、 F2b、 F3a和F3b的finFET 100的跨导gm相当于图 27中粗实线fa所示的这些鳍Fl、 F2a、 F2b、 F3a和F3b的各结果(fl 、 f2、 f3 )的合成。
因此，与第一实施例相类似，本实施例的fmFET 100与由第一鳍F1、 第二鳍F2a和F2b及第三鳍F3a和F3b中的任何一个组成的fmFET相比跨
24导gm从其峰值下降的程度更低。就是说，表示跨导gm与电压关系的曲线 比较平坦。因此，与第一实施例相类似，本实施例可以实现高频RFIC中的 增益的宽频带化。此外，本实施例可以实现减少元件特性的失真。
另外，在本实施例中，五个鳍F1、 F2a、 F2b、 F3a和F3b设置为使得其 栅极长度在x方向上彼此对称。
因此，与第一实施例相类似，本实施例的finFET100在操作期间在电场 强度的分布、电流分布和热分布上没有偏移，从而允许提高可靠性且抑制特 性变化。
在本实施例中，与第一实施例相类似，对各鳍Fl、 F2a、 F2b、 F3a和 F3b的沟道形成区域进行离子注入。然而，本发明不限于此。例如，可以采 用没有在各鳍F1、 F2a、 F2b、 F3a和F3b的沟道形成区域进行离子注入而获 得的非掺杂结构。这可以实现较高速的操作。
本发明不限于上述实施例，而是可以采用各种修改形式。
例如，在上述实施例中，finFET 100包括具有三种阈值电压Vth的鳍Fl、 F2a、 F2b、 F3a和F3b。然而，本发明不限于此。当finFET包括具有两种阈 值电压Vth的鳍时，也可以实现相同的优点。此外，当fmFET包括具有四 种或者更多种阔值电压Vth的鳍时，也可以实现相同的优点。
尽管在上述的实施例中提供侧壁SW，但是本发明不限于此。当没有侧 壁SW时，也可以实现良好的效果。
本发明实施例提供的鳍场效应晶体管具有跨导gm对电压的小的依赖 性，并且因此而可以根据使用目的应用于各种装置。
将上述实施例彼此结合起来也可以实现相同的优点。例如，多个鳍都可 以像第 一 实施例那样具有多种鳍宽度，并且像第二实施例那样在鳍中具有询 道区域的多种杂质浓度。另外，也可以像第三实施例那样，多个鳍具有鳍的 多种栅极长度。
在上述实施例中，基板1相当于本发明的基板。在上述实施例中，finFET 100相当于本发明的鳍场效应晶体管。在上述实施例中，第一鳍Fl相当于 本发明的第一鳍。在上述实施例中，第二鳍F2a和F2b相当于本发明的第二 鳍。在上述实施例中，第三鳍F3a和F3b相当于本发明的第二鳍。
本领域技术人员应当理解，在所附权利要求或者其等同物的范围内，根 据设计需要和其它因素，可以进行各种修改、结合、部分结合和变化。本申请包含2008年4月16日提交日本专利局的日本在先专利申请JP
2008-107072所披露的相关主题，将其全部内容引用结合于此。
权利要求
1、一种半导体装置，包括鳍场效应晶体管，构造为至少包括第一鳍和第二鳍，其中在该鳍场效应晶体管中，该第一鳍的阈值电压和该第二鳍的阈值电压彼此不同。
2、 根据权利要求1所述的半导体装置，其中该第 一鳍和该第二鳍的每一个都沿着基板平面的第 一方向延伸，并且在 垂直于该第一方向的第二方向上定义的宽度彼此不同。
3、 根据权利要求1所述的半导体装置，其中该第一鳍和该第二鳍在沟道形成区域中的杂质元素的掺杂量彼此不同。
4、 根据权利要求1所述的半导体装置，其中该第 一鳍的栅极长度和该第二鳍的栅极长度彼此不同。
5、 根据权利要求1所述的半导体装置，其中该第二鳍提供为多个，并且该第一鳍和该第二鳍的每一个都沿着基板平 面的第一方向延伸且沿着垂直于该第一方向的第二方向隔着间隔而设置，以 及该第一鳍和该第二鳍在该第二方向上对称设置。
6、 一种制造半导体装置的方法，该方法包括如下步骤 形成至少包括第一鳍和第二鳍的鳍场效应晶体管，其中 在形成该鳍场效应晶体管中，该第一鳍和该第二鳍设置为使得该第一鳍的阈值电压和该第二鳍的阈值电压彼此不同。
全文摘要
本发明提供半导体装置及其制造方法，该半导体装置包括鳍场效应晶体管，该鳍场效应晶体管构造为至少包括第一鳍和第二鳍。在该鳍场效应晶体管中，第一鳍的阈值电压和第二鳍的阈值电压彼此不同。
文档编号H01L21/335GK101562194SQ200910132739
公开日2009年10月21日 申请日期2009年4月16日 优先权日2008年4月16日
发明者泽田宪 申请人:索尼株式会社