集成电路和半导体装置制造方法、隔绝区域阶高控制方法

专利名称：集成电路和半导体装置制造方法、隔绝区域阶高控制方法
技术领域：
本发明涉及一种半导体装置和集成电路的制造方法，特别涉及控制半导体装置的
隔绝区域阶高的控制方法。
背景技术：
集成电路(IC)工业已历经快速的成长。集成电路(IC)材料和设计的技术发展已 使每一个集成电路世代的电路较前一个世代小且更复杂。然而，这些发展会增加集成电路 工艺和制造方法的复杂度，且为了实现这些技术发展，需要发展较简单的集成电路工艺和 制造方法。 在集成电路发展的过程中，当几何尺寸(意即可利用一工艺制造的最小元件(或 线宽))縮小时，通常会增加功能密度(functional density)(意即每个芯片面积的相互连 接元件的数量)。这种尺寸微縮的工艺通常具有增加工艺效率和降低成本的优点。这种尺 寸微縮的工艺也需要用于制造具有最小尺寸和几何变异量的集成电路元件的不同工艺。举 例来说，公知的工艺会使隔绝区域具有不同的阶高(st印height)。这些不同的阶高会导致 不良的元件性能和不良的关键尺寸一致性。 因此，在此技术领域中，有需要一种半导体的制造方法，以克服公知技术的缺点。

发明内容
有鉴于此，本发明的一实施例提供一种集成电路的制造方法。本发明一实施例的 集成电路的制造方法包括提供一基板，其具有一个或多个沟槽；填充上述一个或多个沟槽； 对已填充的一个或多个上述沟槽进行一化学机械研磨工艺，其中一个或多个上述沟槽中的 每一个包括一厚度。可测量已填充的一个或多个上述沟槽中的每一个的上述厚度；根据已 填充的一个或多个上述沟槽中的每一个的已测量的上述厚度决定进行一蚀刻工艺的一总 时间。以已决定的上述总时间进行上述蚀刻工艺。 本发明的另一实施例提供一种集成电路的制造方法，上述集成电路的制造方法包 括提供一基板；于上述基板上方形成至少一层；于上述基板上形成至少一个隔绝区域；研 磨不足至少一个上述隔绝区域。可测量至少一个上述隔绝区域的一厚度。然后，通过评估 至少一个上述隔绝区域的已测量的上述厚度，决定一持续时间以进行一湿蚀刻工艺。
本发明的又一实施例提供一种半导体装置的制造方法，上述半导体装置的制造方 法包括进行一化学机械研磨工艺，其中上述化学机械研磨工艺形成具有一第一厚度的至少 一个隔绝区域；测量至少一个上述隔绝区域的上述第一厚度；以及通过测量至少一个上述 隔绝区域的上述第一厚度，决定一持续时间以进行一第一湿蚀刻工艺，其中上述第一湿蚀 刻工艺形成具有一第二厚度的至少一个隔绝区域。 本发明的又另一实施例提供一种位于一半导体装置上的一个或多个隔绝区域阶 高的控制方法，上述控制方法，包括进行一化学机械研磨工艺，其中上述化学机械研磨工艺 研磨不足一个或多个上述隔绝区域；测量一个或多个上述隔绝区域的上述阶高；以及一个或多个上述隔绝区域的已测量的上述阶高未达到一目标阶高，进行一湿蚀刻工艺。
本发明实施例提供下述的一个多个优点(1)改善元件的整体性能。(2)提供更好
的关键尺寸一致性。(3)提升对工艺变异的控制，特别是阶高的变异。以及，(4)易于与公
知工艺整合。


图1为本发明实施例的半导体装置的制造方法的工艺流程图。 图2 图IIC为依据图1的本发明不同实施例的半导体装置的制造方法的工艺剖面图。 并且，上述附图中的附图标记说明如下 100 方法； 102、104、106、108、110、112、114、116、118 步骤; 200 半导体装置； 210 基禾反； 212 第一层； 214 第二层； 216 暴露部分； 218 隔绝区域； 220 衬垫层； 222 填充层； 224A 介电层； 224B 栅极层； 224C 栅极间隙壁； 226 层间介电层； T 目标厚度； TH 比理想值高的厚度； 1Y 比理想值低的厚度。
具体实施例方式
以下以各实施例详细说明并伴随着

的范例，作为本发明的参考依据。在 附图或说明书描述中，相似或相同的部分皆使用相同的附图标记。且在附图中，实施例的形 状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明 之，值得注意的是，图中未显示或描述的元件，为本领域普通技术人员所知的形式，另外，特 定的实施例仅为公开本发明使用的特定方式，其并非用以限定本发明。 请参考图1 图IIC，其显示方法100和半导体装置200。图1为本发明实施例的 半导体装置200的制造方法的工艺流程图。图2 图11C为依据本发明实施例的方法100 不同步骤的半导体装置200的部分或全体剖面图。可以了解的是，可于方法100之前、之中 或之后提供额外的步骤，且对于上述方法的额外实施例而言，后续描述的一些步骤可以被 替换或省略。另外，可以了解的是，在半导体装置200中可以增加额外的元件，对于上述半
5导体装置200的额外的实施例而言，后续描述的一些元件可以被替换或省略。本发明实施 例的方法100和半导体装置200提供阶高的一致性。 请参考图1和图2，方法IOO起始于步骤102，步骤102提供一基板210。在本实 施例中，基板210为一半导体基板(或半导体晶片)。半导体基板210可为包括包含结晶 结构、多晶结构或非晶结构的硅或锗的元素半导体、包括碳化硅(silicon carbide)、砷化 错(gallium arsenic) (gallium phosphide)、憐化铟(indium phosphide)、石申化铟(indium arsenide)或锑化铟(indium antimonide)的化合物半导体、包括SiGe、 GaAsP、 AlInAs、 AlGaAs、 GalnAs、 GalnP或GalnAsP的合金半导体或其他适合的材料及/或上述组合。在 本发明一实施例中，合金半导体基板可具有一梯度SiGe，其中硅和锗的成分比例随着梯度 SiGe的不同位置而改变。在本发明其他实施例中，SiGe合金形成于一硅基板上方。在本 发明其他实施例中，SiGe基板受到应力。此外，上述半导体基板可为例如一绝缘层上覆硅 (silicon on insulator, SOI)的绝缘层上覆半导体，或者为一薄膜晶体管。在本发明一些 实施例中，上述半导体基板可包括一掺杂外延层或一埋藏层。在本发明其他实施例中，上述 化合物半导体基板可包括一多层的化合物半导体基板，或上述硅基板可包括一多层化合物 半导体基板。在本发明其他实施例中，基板210可为一非半导体基板，例如为一玻璃基板。
可于基板210上方设置至少一层。在本实施例中，上述至少一层包括一第一层212 和一第二层214，上述第一层212和第二层214是利用任何适合的工艺形成于基板210上 方。举例来说，可利用沉积工艺形成第一层212和第二层214。上述沉积工艺可包括化学气 相沉积(CVD)法、物理气相沉积(PVD)法、原子层沉积(ALD)法、溅镀法、电镀法、其他适合 的方式及/或上述方式组合。在本发明一实施例中，形成第一层212可包括于基板210上 方成长一垫氧化物(pad oxide)。另外，上述第一层212和第二层214可包括任何适合的 组成及/或厚度。第二层214可包括例如氮化硅及/或氮氧化硅的一含氮材料、一非晶碳 材料、碳化硅或其他适合的材料及/或上述组合。在本实施例中，第二层214包括一氮化硅 层。在本发明一实施例中，第二层214可包括低压化学气相沉积(LPCVD)法形成的一氮化 物层。可以了解的是，上述第一层212和第二层214可包括单一层或多层结构。还可以了 解的是，上述第一层212和第二层214可从半导体装置200中省略。 进行方法100的步骤104，暴露至少一部分基板210。可利用形成开口和移除位于 基板210上方的至少一上述层的一部分，以暴露至少一部分基板210。在本实施例中， 一部 分第一层212和第二层214被移除，以形成如图3所示的基板210的暴露部分216。利用 任何适合的工艺移除第一层212和第二层214。举例来说，可利用常用的光刻图案化工艺 移除第一层212和第二层214。上述光刻图案化工艺可包括光致抗蚀剂涂布(例如旋转涂 布)、软烤、光掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影、浸润、烘干(例如硬烤)、其他 适合的方式及/或上述方式组合。可使用例如无光掩模光刻工艺、电子束写入法、离子束写 入法或分子拓印等方式应用或取代上述光刻曝光工艺。 请参考图1、图4-图6和图7A-图7C，进行方法100，于基板210的暴露部分216 上形成包括衬垫层220和填充层222的至少一个隔绝区218。在本实施例中，于基板210上 形成多个隔绝区域218。可利用例如区域性硅氧化物(L0C0S)工艺或浅沟槽隔绝物(STI) 工艺等隔绝工艺形成隔绝区域218，以定义和电性隔绝基板210的不同区域。在本实施例 中，隔绝区域218包括浅沟槽隔绝物(STI)。
可利用任何适合的工艺形成例如本实施例的浅沟槽隔绝物(STI)的隔绝区域 218。在本实施例中，在步骤106中，隔绝区域218的形成方式包括于基板210的暴露部分 216上蚀刻如图4所示的一沟槽(或凹陷)。上述蚀刻工艺可为干蚀刻、湿蚀刻及/或其他 蚀刻方法(例如反应式离子蚀刻)。上述蚀刻工艺也可包括纯化学工艺(等离子体蚀刻工 艺)、纯物理工艺(离子研磨工艺(ion milling))及/或上述组合。如图5所示，可利用任 何适合的工艺，选择性地于隔绝区域218上方形成衬垫层220。举例来说，形成衬垫层220 的方式可包括成长一热氧化沟槽衬垫层以改善沟槽界面。可以了解的是，上述衬垫层220 可从半导体装置200中省略。 请参考图1和图6，在步骤108中，隔绝区域218的形成方式还包括填充上述沟 槽(或凹陷)。于基板210上方沉积一填充层222。沉积于基板210上方的填充层222填 充隔绝区域218的沟槽。填充层222包括例如氧化硅、氮化硅、氮氧化硅、掺氟的硅玻璃 (Fluorinated Silicate Glass,FSG)、一低介电常数(low-k)介电材料、其他适合的材料及 /或上述组合的一介电材料。另外，可利用例如化学气相沉积(CVD)法、物理气相沉积(PVD) 法、原子层沉积(ALD法、溅镀法、电镀法、高密度等离子体(HDP)法、高深宽比沉积(HARP) 法、其他适合的方式及/或上述方式组合的任何适合的工艺形成填充层222。在一些实施例 中，利用一化学气相沉积(CVD)氧化物填充上述沟槽。 之后，请参考图1和图7A，在步骤110中，对填充层222进行一化学机械研磨(CMP) 工艺，以回蚀刻和平坦化上述填充层222，直到到达或暴露出第二层214(在本实施例中为 氮化硅层)为止。上述化学机械研磨(CMP)工艺选择性地停止在第二层214，以完成包括衬 垫层220和填充层222的隔绝区域218，留下如图7A所示的具有一阶高(st印height)或 厚度T的隔绝区域218。在本实施例中，厚度T表示隔绝区域218的目标阶高。通常经由 化学机械研磨(CMP)工艺控制目标阶高T。然而，可以发现化学机械研磨(CMP)工艺就会 导致位于半导体装置200上的隔绝区域218具有偏离目标厚度的不同的阶高或厚度。举例 来说，如图7B所示，化学机械研磨(CMP)工艺会导致隔绝区域218具有比理想值高的厚度 TH(意即隔绝区域218的顶面是不想要地高于半导体基板210的顶面)。或者，如图7C所 示，化学机械研磨(CMP)工艺会导致隔绝区域218具有比理想值低的厚度1Y(意即隔绝区 域218的顶面是不想要地低于半导体基板210的顶面)。实质上，半导体装置200可包括具 有如图7A所示的目标厚度T的隔绝区域218、如图7B所示的比理想值高的厚度TH(因为研 磨不足(under-polishing)造成)或如图7C所示的比理想值低的厚度Tj因为过度研磨 (over-polishing)造成)。上述隔绝区域218的不同厚度(或阶高)会对后续工艺或元件 的整体性能产生不良的影响，将于后续说明做详细的描述。 通常地，请参考图8A、图8B和图8C，尽管隔绝区域218包括目标厚度T(意即隔绝 区域218包括厚度T、 TH和TJ 。公知后续的工艺包括移除第一层212和第二层214 ;于半 导体基板210和至少一个隔绝区域218上方形成至少一栅极结构，上述至少一栅极结构包 括介电层224A、栅极层224B和栅极间隙壁224C ;以及于半导体装置200上方沉积一蚀刻停 止层226。 移除第一层212和第二层214可包括任何适当的工艺。举例来说，可利用一氮化 物剥除工艺移除第一层212和第二层214，以移除氮化硅层。另外，可以了解的是，可利用任 何适当的工艺于半导体基板210和隔绝区域218上方形成包括介电层224A和栅极层224B的栅极结构。举例来说，可利用常用的沉积工艺、光刻图案化工艺和蚀刻工艺及/或上述组合形成栅极结构。上述沉积工艺可包括化学气相沉积(CVD)法、物理气相沉积(PVD)法、原子层沉积(ALD)法、溅镀法、电镀法、其他适合的方式及/或上述方式组合。上述光刻图案化工艺可包括光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影、浸润、烘干(例如硬烤)、其他适合的方式及/或上述方式组合。可使用例如无光掩模光刻工艺、电子束写入法、离子束写入法或分子拓印等方式应用或取代上述光刻曝光工艺。上述蚀刻工艺可为干蚀刻、湿蚀刻及/或其他蚀刻方法(例如反应式离子蚀刻)。上述蚀刻工艺也可包括纯化学工艺(等离子体蚀刻工艺)、纯物理工艺(离子研磨工艺(ionmilling))及/或上述组合。可以了解的是，可利用相同工艺步骤或工艺材料同时形成栅极结构，或利用不同工艺步骤或工艺材料分别形成栅极结构，或利用相同或不同工艺步骤或工艺材料的组合形成栅极结构。 介电层224A设置于半导体基板210和隔绝区域218上方。介电层224A可包括高介电常数(high-k)介电材料。其可择自金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTaTiO、 HfTiO、 HfZrO、 HfA10N、其他适合的高介电常数(high-k)材料及/或上述组合。举例来说，介电材料还包含氧化硅、氮化硅、氮氧化硅、氧化铪、氧化锆、氧化钛、氧化铝、二氧化铪_氧化铝合金、其他适合的材料及/或上述材料组合。介电层224A可还包括一多层结构，其包括多种介电材料。在一些实施例中，介电层224A可包括一层二氧化硅层和一层高介电常数(high-k)材料层。在一些实施例中，栅极介电层222和介电层223可包括相同或不同掺质的掺杂多晶硅。 上述至少一栅极结构的栅极层224B设置于介电层224A上方。栅极层224B可包括多晶硅、例如氧化硅、氮化硅、氮氧化硅、碳化硅等的含硅材料、含锗材料、例如铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物等的金属、其他适合的材料及/或上述组合。栅极层224B可还包括一多层结构。另外，栅极层224B可包括相同或不同掺质的掺杂多晶硅。
上述至少一栅极结构可还包括栅极间隙壁垫层(liner)和栅极间隙壁224C。上述栅极间隙壁垫层可包括例如间隙壁氧化物的任何适当的材料。可位于上述至少一栅极结构的每一侧的栅极间隙壁224C可包括氮化硅、氧化硅、碳化硅、氮氧化硅、其他适合的材料及/或上述组合。在一些实施例中，栅极间隙壁垫层及/或栅极间隙壁可包括一多层结构。可以了解的是，上述至少一栅极结构可包括额外层。举例来说，上述至少一栅极结构可包括硬掩模层、界面层、覆盖层、阻障层/缓冲层、介电层、金属层、其他适当层及/或上述组合。半导体装置200也可包括抗反射层或底层抗反射层。另外，可以了解的是，也可形成常见的元件或结构(例如源/漏极区、浅掺杂源/漏极区(LDD)、硅化物区等)。
可利用任何适当的工艺，于包括至少一栅极结构的半导体装置200上方形成一蚀刻停止层(etching stop layer, ESL)和一层间介电层(ILD)226。蚀刻停止层可包括氮化硅、氮氧化硅及/或其他适当的材料。可依照半导体装置200的一个或多个额外的元件的蚀刻选择比来选择蚀刻停止层的成分。在本发明实施例中，蚀刻停止层为包括氮化硅的接触孔蚀刻停止层(contact etching stoplayer， CESL)。层间介电层(ILD) 226可包括氧化硅或一低介电常数(low k)材料。在一实施例中，层间介电层(ILD)226包括一高密度等离子体氧化物(HDPoxide)。在其他实施例中，层间介电层(ILD)226可选择性地包括旋涂玻
8璃(S0G)或高深宽比工艺氧化物(HARP oxide)。如图9所示，当隔绝区域218的厚度(或阶高)包括目标厚度T时，沉积后的层间介电层(ILD)226经由一化学机械研磨(CMP)工艺平坦化直到位于半导体装置200上的至少一栅极结构和隔绝区域218的顶部暴露出来为止。上述化学机械研磨(CMP)工艺可具有一高选择比，以对上述至少一栅极结构和层间介电层提供实质上平坦的表面。上述化学机械研磨(CMP)工艺也可具有较浅的碟化效应(dishing)及/或金属腐蚀效应。 如上所述，当隔绝区域218的厚度或阶高从目标厚度T变化至比理想值高的厚度lH或比理想值低的厚度！Y时，会发生问题。举例来说，特别是在半导体装置内部之间(或晶片内部之间)和隔绝区域/半导体装置主动区域偏差值(bias)内部之间的多晶硅蚀刻后关键尺寸检查(poly after etchinginspection CDU)步骤时，具有不同阶高的隔绝区域218的半导体装置会表现出关键尺寸一致性(critical dimension uniformity,CDU)不良的问题。另外，当隔绝区域218包括比理想值高的厚度lH或比理想值低的厚度lY时，会使回蚀刻层间介电层(ILD)226的化学机械研磨(CMP)工艺范围明显地变窄。因此，如果化学机械研磨(CMP)工艺过度研磨(over-polish)或研磨不足(under-polish)时，会发生问题。
图10A、图10B和图IOC显示化学机械研磨(CMP)工艺过度研磨(over-polish)具有不同阶高的隔绝区域218的层间介电层(ILD)226的影响。特别当隔绝区域218包括比理想值高的厚度TH或比理想值低的厚度IV时，过度研磨的层间介电层(ILD)226会导致栅极高度的问题。举例来说，在图10B中，当隔绝区域218包括比理想值高的厚度TH时，会明显地降低位于隔绝区域218上方的栅极结构的高度。在图10C中，当隔绝区域218包括比理想值低的厚度1Y时，会明显地降低位于半导体基板210上方的栅极结构的高度。请参考图10A，请注意，当隔绝区域218包括目标厚度T时，半导体装置200不会受过度研磨(over-polish)的影响，且回蚀刻层间介电层(ILD) 226的化学机械研磨(CMP)工艺会适当地暴露出位于半导体基板210和隔绝区域218上方的至少一栅极结构。
图11A、图IIB和图IIC显示化学机械研磨(CMP)工艺研磨不足(under-polish)具有不同阶高的隔绝区域218的层间介电层(ILD) 226的影响。特别当隔绝区域218包括比理想值高的厚度TH或比理想值低的厚度IV时，研磨不足的层间介电层(ILD) 226会导致栅极移除的问题。举例来说，在图11B中，当隔绝区域218包括比理想值高的厚度TH时，层间介电层(ILD)226会残留在位于半导体基板210上方的栅极结构的上方。在图11C中，当隔绝区域218包括比理想值低的厚度1Y时，层间介电层(ILD) 226会残留在位于隔绝区域218上方的栅极结构的上方。残留在栅极结构上方的层间介电层(ILD)226会保护介电层224A和栅极层224B不被移除，因而会使后续工艺进行困难。请再参考图IIA，请注意，当隔绝区域218包括目标厚度T时，半导体装置200不会受研磨不足(under-polish)的影响，且回蚀刻层间介电层(ILD) 226的化学机械研磨(CMP)工艺会适当地暴露出位于半导体基板210和隔绝区域218上方的至少一栅极结构。 因此，想要更精确地控制位于半导体装置200上的隔绝区域218的阶高(或厚度)，则要保证位于半导体装置200上的隔绝区域218的阶高(或厚度)越一致越好。理想地，位于半导体装置200上的每一个隔绝区域218的厚度包括目标厚度T。本实施例会导入一湿蚀刻工艺以较佳地控制或调整隔绝区域218的厚度/阶高。请参考图l，在步骤110中，对填充层222进行化学机械研磨(CMP)工艺，以形成包括衬垫层220和填充层222的隔绝区域218。在本实施例中，化学机械研磨(CMP)工艺系研磨不足(under-polish)填充层222。然后，在步骤112中，测量隔绝区域218的厚度(或阶高)。可利用任何适当的方式测量隔绝区域218的厚度(或阶高)。举例来说，在本实施例中，可以算出隔绝区域218的平均厚度。在一些实施例中，可以算出半导体装置200(或晶片)的不同位置的平均厚度。
在步骤114中，可决定进行湿蚀刻工艺的总时间。可利用任何适当的方式决定进行湿蚀刻工艺的总时间，且进行湿蚀刻工艺的总时间可为利用任何适当的时间。举例来说，如果测量厚度介于A和B之间，可进行20秒的湿蚀刻工艺；如果测量厚度介于B和C之间，可进行40秒的湿蚀刻工艺；如果测量厚度介于C和D之间，可进行60秒的湿蚀刻工艺等等。在一些实施例中，测量厚度可与目标厚度T比较，以决定测量厚度和目标厚度T之间差值的变异量。且根据决定的变异量，可决定对半导体装置200进行湿蚀刻工艺的总时间。
方法100进行步骤116，以上述决定的时间，对半导体装置200进行湿蚀刻工艺。可对半导体装置200进行利用任何适当的湿蚀刻工艺。在本实施例中，湿蚀刻工艺为利用氢氟酸(HF)的浸泡氢氟酸工艺(HF di卯ing process)。上述氢氟酸(HF)可具有任何适当的浓度。在一些实施例中，上述湿蚀刻工艺可对半导体装置200施加稀释的氢氟酸(dilutedHF)。在步骤IIO的化学机械研磨(CMP)工艺之后进行的湿蚀刻工艺(在本实施例为浸泡氢氟酸工艺)，有效地控制位于位于半导体基板210上的隔绝区域218之间的厚度(或阶高)变异量。在一些实施例中，进行湿蚀刻工艺之后，可再测量隔绝区域218的厚度(或阶高)。如果再测量的厚度达到目标厚度，则可进后续的工艺。如果再测量的厚度未达到目标厚度，则重复步骤114和116。 接着，在步骤118中，请再参考图7A和图8A，进行常用的工艺以移除位于上述基板210上方的至少一层(例如第一层212和第二层214)。可进行上述常用的工艺以形成如图9所示的半导体装置200。上述化学机械研磨(CMP)工艺的组合，特别是对隔绝区域218进行的研磨不足的化学机械研磨(CMP)工艺和湿蚀刻工艺的组合，对隔绝区域的厚度(或阶高)提供微调(fine-tuning)的控制，以允许位于半导体基板210 (或晶片)上的隔绝区域218之间的阶高具有更好的一致性。尽管如图IOA和图IIA所示，层间介电层(ILD)226可能会过度研磨或研磨不足，具有一致性的目标厚度仍能于例如对层间介电层(ILD)226进行的化学机械研磨(CMP)工艺的后续工艺中增加半导体装置200的工艺范围和维持半导体装置200的积集度。 总而言之，本发明实施例提供下述的一个多个优点(l)改善元件的整体性能。(2)提供更好的关键尺寸一致性。(3)提升对工艺变异的控制，特别是阶高的变异。以及，(4)易于与公知工艺整合。可以了解的是，上述方法可应用为半导体制造环境中(例如利用自动回馈功能控制阶高)的自动工艺控制。可应用为自动工艺控制的上述方法提供良好的工艺变异量控制和良好的工艺积集度。另外，可以了解的是，可对半导体装置200进行其他工艺，以形成常用的不同种类的元件。在另一实施例中，可于半导体基板210上形成且组成不同的接触孔插塞/介层孔插塞和多层内连线物(例如金属层和层间介电层)，以连接半导体装置200的不同元件或结构。 虽然本发明已以实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
权利要求
一种集成电路的制造方法，包括下列步骤提供一基板，其具有一个或多个沟槽；填充该一个或多个沟槽；对已填充的一个或多个该沟槽进行一化学机械研磨工艺，其中所述一个或多个沟槽中的每一个包括一厚度；测量所述已填充的一个或多个沟槽中的每一个的该厚度；根据所述已填充的一个或多个该沟槽中的每一个的已测量的该厚度决定进行一蚀刻工艺的一总时间；以及以已决定的该总时间进行该蚀刻工艺。
2. 如权利要求1所述的集成电路的制造方法，其中进行该化学机械研磨工艺包括研磨不足一个或多个该沟槽。
3. 如权利要求1所述的集成电路的制造方法，其中进行该蚀刻工艺包括进行一湿蚀刻工艺。
4. 如权利要求3所述的集成电路的制造方法，其中该湿蚀刻工艺包括一浸泡氢氟酸工艺。
5. 如权利要求1所述的集成电路的制造方法，其中根据所述已填充的一个或多个沟槽中的每一个的已测量的该厚度决定进行该蚀刻工艺的该总时间的步骤包括决定已填充的一个或多个该沟槽的平均厚度。
6. 如权利要求1所述的集成电路的制造方法，其中根据所述已填充的一个或多个沟槽中的每一个的已测量的该厚度决定进行该蚀刻工艺的该总时间的步骤包括将所述已填充的一个或多个沟槽中的每一个的测量厚度与一目标厚度比较。
7. —种半导体装置的制造方法，包括下列步骤进行一化学机械研磨工艺，其中该化学机械研磨工艺形成具有一第一厚度的至少一个隔绝区域；测量至少一个该隔绝区域的该第一厚度；以及通过测量至少一个该隔绝区域的该第一厚度，决定一持续时间以进行一第一湿蚀刻工艺，其中该第一湿蚀刻工艺形成具有一第二厚度的至少一个隔绝区域。
8. 如权利要求7所述的半导体装置的制造方法，其中进行该化学机械研磨工艺包括研磨不足。
9. 如权利要求7所述的半导体装置的制造方法，其中进行该第二湿蚀刻工艺包括一浸泡氢氟酸工艺。
10. 如权利要求7所述的半导体装置的制造方法，还包括测量至少一个该隔绝区域的该第二厚度。
11. 如权利要求io所述的半导体装置的制造方法，其中测量的该第二厚度未达到一目标厚度，还包括通过已测量的该第二厚度，决定一持续时间以进行一第二湿蚀刻工艺。
12. 如权利要求7所述的半导体装置的制造方法，其中通过测量至少一个该隔绝区域的该第一厚度，决定一持续时间以进行一第一湿蚀刻工艺的步骤包括将该第一厚度与一 目标厚度比较。
13. —种位于一半导体装置上的一个或多个隔绝区域阶高的控制方法，包括下列步骤进行一化学机械研磨工艺，其中该化学机械研磨工艺研磨不足一个或多个该隔绝区域；测量一个或多个该隔绝区域的该阶高；以及一个或多个该隔绝区域的已测量的该阶高未达到一目标阶高，进行一湿蚀刻工艺。
14. 如权利要求13所述的控制方法，其中一个或多个该隔绝区域包括浅沟槽隔绝区域。
15. 如权利要求13所述的控制方法，其中该湿蚀刻工艺包括一浸泡氢氟酸工艺。
全文摘要
本发明提供一种集成电路和半导体装置制造方法、隔绝区域阶高控制方法，其隔绝区域的阶高之间具有较佳的一致性。集成电路的制造方法包括提供一基板，其具有一个或多个沟槽；填充上述一个或多个沟槽；对已填充的一个或多个上述沟槽进行一化学机械研磨工艺，其中一个或多个上述沟槽中的每一个包括一厚度；测量已填充的一个或多个上述沟槽中的每一个的上述厚度；根据已填充的一个或多个上述沟槽中的每一个的已测量的上述厚度决定进行一蚀刻工艺的一总时间。以已决定的上述总时间进行上述蚀刻工艺。本发明提供优点改善元件的整体性能；提供更好的关键尺寸一致性；提升对工艺变异的控制，特别是阶高的变异；以及易于与公知工艺整合。
文档编号H01L21/311GK101728310SQ200910179129
公开日2010年6月9日 申请日期2009年9月29日 优先权日2008年11月3日
发明者庄学理, 廖舜章, 沈俊良, 赖素贞, 郑光茗 申请人:台湾积体电路制造股份有限公司