专利名称：半导体装置及其制作方法
技术领域：
本发明是有关于一种半导体装置及其制造方法，特别是有关于深沟渠接触结构及 其制造方法。
背景技术：
于现今半导体技术中，为了达成单芯片系统(single-chip system)的操作，将控 制器、存储器、低压操作的电路以及高压操作的功率元件高度整合至单一芯片上，其中功率 元件的研发种类包含有垂直式双扩散金属氧化物半导体晶体管(VDM0Q、绝缘栅极双载子 晶体管(IGBT)、横向式功率晶体管(LDM0Q等几种，其研发目的在于提高电源转换效率来 降低能源的损耗。由于在单一芯片上需同时提供高压晶体管元件以及低压CMOS电路元件， 因此在工艺上需制作用以隔绝相邻的元件的隔离结构，以及能够通导造成寄生电容的寄生 电荷的导体结构。请参阅图1，其显示现有高压元件的剖面示意图。可参考美国专利号案US 7, 242, 070 B2的专利。以一 P型半导体基底10为例，其表面上具有一 N型外延层40。N型 外延层40内具有多个P+型隔离结构50，用以定义垂直式双扩散N型金属氧化物半导体晶 体管(VDNMOQ及双载子(Bipolar)晶体管的高压元件的主动区域。N型外延层40的表面 具有多个场氧化层(field oxide，F0X)18，其是用以隔绝高压元件主动区域内的元件结构。 垂直式双扩散N型金属氧化物半导体晶体管包含位于N型外延层40内的P型体36，位于P 型体36内的N型掺杂区32及P型掺杂区34，以及位于N型外延层40的表面上的栅极结 构30。双载子晶体管包含位于N型外延层40内的P型体36'，以及位于P型体36'内的 N型掺杂区32'及P型掺杂区34'。高压元件的主动区域内的N型外延层40中，还具有 N+型沟道60及60 ‘，其贯穿N型外延层40，并部份嵌埋于N型外延层40及P型半导体基 底10之间的N型埋藏层2及2'中。N+型沟道60及60'与位于层间介电层16内的接触 插塞19，以及位于接触插塞19上方的金属层21电连接。N+型沟道60及60 ‘ —般是以高剂量且高能量的N型杂质进行掺杂工艺，及高热 预算(thermal budget)的活化工艺形成。由于N+型沟道60及60‘具有高浓度杂质，其容 易受到于活化工艺中的释放气体(out gassing)及反应环境中污染物而被污染，而造成其 效能降低的问题。在元件撑压及工艺考量下，N+型沟道60及60'必须远离P+型隔离结构 50，因此限制了单一晶片内所能配置的元件数。请参阅图2，其显示现有高压元件的剖面示意图，其中以由介电材料所形成的深沟 渠绝缘结构70取代图1中的P+型隔离结构50。虽然使用深沟渠绝缘结构70能够改善高 压元件的主动区域其面积大小的问题，但深沟渠绝缘结构70的深度一般需远深于N型外延 层40的深度，方能克服于高压的操作环境下所造成的噪声问题。具有高深度的深沟渠绝缘 结构70其制造方法并不容易，而工艺中深宽比的控制也是需要克服的挑战。因此深沟渠绝 缘结构70的深度极限，限制了高压元件其操作电压的大小。因此有需要提供一种半导体装置及其形成方法，以克服现有技艺的不足。
发明内容
为达上述、其它与本发明的目的，本发明提供一种半导体装置，包括一基底；一 埋藏层，位于该基底内；以及一第一深沟渠接触结构，形成该基底内，其中该第一深沟渠接 触结构包含一导电材料，以及一位于该导电材料的侧壁上的衬垫层，且该第一深沟渠接触 结构的底表面与该埋藏层接触。本发明也提供一种半导体装置的制造方法，包括下列步骤提供一基底，其具有一 埋藏层位于其中；形成一第一深沟渠接触结构，于该基底内，其中该第一深沟渠接触结构包 含一导电材料，以及一位于该导电材料的侧壁上的衬垫层，且该第一深沟渠接触结构的底 表面与该埋藏层接触。本发明的实施例所揭露的半导体装置及其形成的方法中，利于在具有埋藏层于其 中的基底内，形成深沟渠接触结构，其中深沟渠接触结构包含导电材料及位于导电材料的 侧壁上的衬垫层。深沟渠接触结构的导电材料可以在具有掺杂杂质的气体的临场环境下， 以化学气相沉积方式形成，而不需进行额外的掺杂工艺，以避免可能产生的污染或元件效 能降低的问题，因此深沟渠接触结构能够被设计在较靠近主要元件的位置。且深沟渠接触 结构的侧壁具有绝缘作用的衬垫层，因此能用作隔离元件，更可用以定义元件的主动区域， 而能够减少单一元件所需要的主动区域的面积，以大幅提升单一晶片内所能配置的元件数 且提高元件密度。深沟渠接触结构的深度可在不超过埋藏层的深度的条件下，提供高压元件良好的 隔绝环境，使高压元件能够在更高的操作电压的环境下表现出所期望的效能。且深沟渠接 触结构的形成较不受到沟渠的深宽比的控制问题，因此工艺较简单。当选择掺杂的多晶硅 作为深沟渠接触结构内的导电材料时，其能够缓冲包含氧化物的衬垫层与外延层之间由于 晶格差异所造成的应力，以提升元件的稳定度及其功效。埋藏层可通过深沟渠接触结构与外部电连接。因此，由于操作高压元件于埋藏层 附近所造成的寄生电荷可经由深沟渠接触结构传导至外部，以避免噪声产生的问题。埋藏 层的电压亦可经由深沟渠接触结构由外部予以控制。掺杂区可形成于深沟渠接触结构下方 的埋藏层内。由于掺杂区杂质浓度的大于埋藏层的杂质浓度，因此能提供较佳的界面的电 阻/电容，并形成较稳定的导电构件。埋藏层可由具有较高的掺杂浓度的第一埋藏区，以及 具有较低的掺杂浓度的第二埋藏区所构成，其中第一埋藏区可包覆于，或部分的位于第二 埋藏区中，因此在第一埋藏区具有较佳的导电效能的目的下，第二埋藏区可提升元件所能 够承受的操作电压。
图1至图2显示现有高压元件的剖面图；图3至图6显示根据本发明实施例的形成深沟渠接触结构的剖面图；图7A至图7D显示根据本发明实施例的半导体装置的剖面图；图8A至图8D是分别对应于图7A至图7D的另一实施例的剖面图；图9A至图9D是分别对应于图8A至图8D的另一实施例的剖面图；图IOA至图IOD是分别对应于图8A至图8D的另一实施例的剖面5
图IlA至图IlD是分别对应于图IOA至图IOD的另一实施例的剖面图。附图标号2 N型埋藏层；2' N型埋藏层；10 P型半导体基底；16 层间介电层；17 阻障层；18 场氧化层；19 接触插塞；21 金属层；30 栅极结构；40 N型外延层；32 N型掺杂区；32' N型掺杂区；34 P型掺杂区；34' P型掺杂区；36 P 型体；36 ‘ P 型体；50 P+型隔离结构；60 N+型沟道；60' N+型沟道；70 深沟渠绝缘结构；100 基底；102 埋藏层；102A 第一埋藏区；102B 第二埋藏区；IlOA 深沟渠；IlOB 深沟渠；112A 衬垫层；112B 衬垫层；114A 导电材料；114B 导电材料；116 掺杂区；120A 深沟渠接触结构；120B 深沟渠接触结构；130 隔离结构；140 外延层；150 掩膜层；151 层间介电层；
152 阻障层；153 接触插塞；154 金属层；180 场氧化层。
具体实施例方式本发明的实施例提供一种半导体装置及其制造方法。有关各实施例的制造方式和 使用方式如下所详述，并伴随图示加以说明。其中，图式和说明书中使用的相同的元件编号 表示相同或类似的元件。而在图式中，为清楚和方便说明起见，有关实施例的形状和厚度或 有不符实际的情形。而以下所描述者特别针对本发明的装置的各项元件或其整合加以说 明，然而，值得注意的是，上述元件并不特别限定于所显示或描述，而是可以本领域技术人 员所得知的各种形式，此外，当一层材料层是位于另一材料层或基底之上时，其可以是直接 位于其表面上或另外插入有其他中介层。图3至图6是显示根据本发明实施例发制作一种半导体装置的剖面图。虽然， 本发明的具体实施例以垂直式双扩散N型金属氧化物半导体晶体管(VDNMOQ及双载子 (Bipolar)晶体管的高压元件作为说明。可以了解的是，本发明概念当然也可以应用于其它 半导体元件的制作。请参考图3，提供一基底100，其上方可具有一外延层140，基底100与外延层140 之间可具有埋藏层102。埋藏层102外侧的外延层140内可具有隔离结构130。基底100可 包含硅或其它合适的半导体材料的基材。基底100、外延层140及埋藏层102—般可具有不 同的电性。于一具体实施例中，基底100可为P型导电型，外延层140可为N型导电型，埋 藏层102可为N型导电型，隔离结构130可为P型导电型。请参考图3，可形成掩膜层150 覆盖于外延层140上方后，将掩膜层150图案化，以露出待去除的区域的表面，例如位于欲 去除的外延层140上方的场氧化层180其表面。请参考图4，可将图案化的掩膜层150所暴露的场氧化层180，及位于其下方的外 延层140及部分深度的埋藏层102去除，以形成一深沟渠110A，其中深沟渠IlOA露出埋藏 层102。于其他实施例中，可将图案化的掩膜层150所暴露的场氧化层180及位于其下方 的外延层140去除，以形成一深沟渠110A，其中深沟渠IlOA露出埋藏层102的上表面(未 显示于图中)。接着，形成一衬垫层112A于深沟渠IlOA的底部及侧壁上。再进行刻蚀工 艺将深沟渠IlOA的底部上的衬垫层112A去除，留下深沟渠IlOA的侧壁上的衬垫层112A。 衬垫层112A可包含例如四乙氧基硅烷(tetraethoxy silane, TE0S)的氧化物。请参考图5，在形成衬垫层112A于深沟渠IlOA的侧壁上后，可进行一掺杂工艺以 于深沟渠IlOA所暴露的埋藏层102内形成掺杂区116。掺杂区116可具有与埋藏层102相 同的导电型。于一实施例中，掺杂区116与埋藏层102皆为N型导电型。在掺杂工艺后，可 对掺杂区116后进行一退火工艺，使掺杂区116的杂质往横向或纵向的方向，扩散至更外侧 或更深的区域，例如扩散至衬垫层112A下方的区域，如图5所示。在其他实施例中，可不在 埋藏层102内形成掺杂区116。掺杂区116的形成可提供较佳的掺杂均勻度(uniformity)。 掺杂区116的掺杂浓度一般可大于埋藏层102的掺杂浓度，以形成较佳的界面的电阻/电 容，以及较稳定的导电构件。
7
请参考图6，接着形成导电材料114A以填充深沟渠110A，并形成深沟渠接触结构 120A。于一实施例中，可再进行一回刻蚀步骤，将形成于高于深沟渠IlOA的高度的部份导 电材料114A予以去除。导电材料114A可包含例如掺杂的多晶硅的导电物质。于一较佳实 施例中，导电材料114A是于具有掺杂杂质的气体的临场环境(in-situ)下，以化学气相沉 积法所形成的掺杂的多晶硅。导电材料114A、掺杂区116及埋藏层102可为相同的导电型。 于一实施例中，导电材料114A、掺杂区116及埋藏层102皆为N型导电型。于一较佳实施例 中，导电材料114A是以N型杂质掺杂的多晶硅。于其他实施例中，导电材料114A可包含例 如钨或铝等的金属。在形成深沟渠接触结构120A后，可在掩膜层150上方继续形成层间介电层151，穿 过层间介电层151且与深沟渠接触结构120A及高压元件电连接的接触插塞153，例如钨插 塞。接触插塞153的宽度可小于、等于或大于隔离结构130或深沟渠接触结构120A。于一 实施例中，接触插塞153的侧壁及底部可具有例如钛或氮化钛的阻障层152，以及位于接触 插塞153上方的金属层154。埋藏层102、掺杂区116及深沟渠接触结构120A能够通过接 触插塞153及金属层IM与外部电连接。因此，深沟渠接触结构120A可传导由于操作高压 元件于埋藏层102附近所造成的寄生电荷，以避免产生噪声的问题。埋藏层102的电压亦 可经由深沟渠接触结构120A由外部予以控制。由于一般包含氧化物的衬垫层112A与外延层140彼此之间的晶格差异度大，因此 在其接合界面处容易产生应力，尤其在后续制造步骤中所进行的高温工艺，更可能增大晶 格的差异性而造成结构上的缺陷。选择掺杂的多晶硅作为导电材料114A能够缓冲上述材 料之间的应力问题，进而提升元件的稳定性及其功效。由于深沟渠接触结构120A的导电材料114A可以在具有掺杂杂质的气体的临场环 境下，以化学气相沉积方式形成，而不需进行额外的掺杂工艺，以避免进行掺杂工艺可能产 生的污染问题，或杂质扩散造成的元件效能降低的问题，因此深沟渠接触结构120A能够被 设计在较靠近主要元件的位置。且由于深沟渠接触结构120A的侧壁具有例如氧化物的具 有绝缘作用的衬垫层112A，因此深沟渠接触结构120A亦可作为隔绝元件的隔离结构，于一 实施例中，可以深沟渠接触结构120A定义元件的主动区域。另外，深沟渠接触结构120A的 深度可不超过埋藏层102的深度。因此，深沟渠接触结构120A能够提供优异的隔绝效果， 以增加元件能够承受的电压，并可减少单一元件所需要的主动区域的面积，而大幅提升单 一晶片内所能配置的元件数以提高元件密度。图7A至图1ID是根据上述图3至图6的实施例，所延伸出的其他实施例的剖面图。 其中与图3至图6相似的部份将不再加以赘述。请参考图7A至图7D，其显示一基底100， 其具有一埋藏层102及深沟渠接触结构120A位于其中，其中深沟渠接触结构120A具有导 电材料114A及位于导电材料114A的侧壁上的衬垫层112A，且深沟渠接触结构120A的底部 及部份深度的侧壁可与埋藏层102接触。在其他实施例中，深沟渠接触结构120A下方的埋 藏层102中可具有掺杂区(未显示于图中)。埋藏层102可为单一掺杂浓度的埋藏层102，如图7A所示。在图7B至图7D所显 示的实施例中，埋藏层102可包含具有较高的掺杂浓度的第一埋藏区102A，以及具有较低 的掺杂浓度的第二埋藏区102B。第一埋藏区102A可包覆于第二埋藏区102B中，如图7B及 图7C所示。第一埋藏区102A亦可部份的位于第二埋藏区102B中，如图7D所示。由于第一埋藏区102A具有相较于第二埋藏区102B较高的掺杂浓度，故第一埋藏区102A的电阻较 第二埋藏区102B的电阻低，因此第一埋藏区102A能提供较佳的导电效能。而位于第一埋 藏区102A外侧，且具有较低的掺杂浓度的第二埋藏区102B，由于其电阻较第一埋藏区102A 的电阻高，因此其能够在第一埋藏区102A具有较佳的导电效能的目的下，提升元件能够承 受的操作电压。在图7A至图7D所显示的实施例中，可由深沟渠接触结构120A及埋藏层102于基 底100中定义井区104。于其他实施例中，可于井区104中形成例如高压元件(未显示于图 中)等的其他元件。于较佳实施例中，基底100可为P型导电型，埋藏层102可为N型导电 型，井区104可为N型导电型。图8A至图8D分别对应于上述图7A至图7D的另一实施例的剖面图，其中相似的 部份将不再加以赘述。请参考图8A至图8D，基底100的表面上方可具有外延层140。埋藏 层102可形成于基底100与外延层140之间。深沟渠接触结构120A可形成于外延层140 内，且深沟渠接触结构120A的底部及部份深度的侧壁可与埋藏层102接触。可由深沟渠接 触结构120A及埋藏层102于外延层140中定义井区104。于一实施例中，深沟渠接触结构 120A下方的埋藏层102中可具有掺杂区(未显示于图中)。于一实施例中，基底100可为P 型导电型，埋藏层102可为N型导电型，井区104可为P型导电型。于其他实施例中，基底 100可为P型导电型，埋藏层102可为N型导电型，井区104可为N型导电型。在一具体实施 例中，可于井区104内形成例如假垂直式双扩散金属氧化物半导体晶体管(pseudo-VDMOS) 或其他元件。9A图至第9D图分别对应于上述图8A至图8D的另一实施例的剖面图，其中相似的 部份将不再加以赘述。请参考图9A至图9D，可于埋藏层102及深沟渠接触结构120A外侧 的外延层140内，形成隔离结构130于基底100上方。于一实施例中，深沟渠接触结构120A 下方的埋藏层102中可具有掺杂区(未显示于图中)。隔离结构130的导电型可与(但不 限于)基底100的导电型相同。隔离结构130的导电型可与(但不限于)埋藏层102的导 电型不同。于一实施例中，基底100可为P型导电型，埋藏层102可为N型导电型，井区104 可为P型导电型，隔离结构130可为P型导电型。图IOA至图IOD分别对应于上述图8A至图8D的另一实施例的剖面图，其中相似的 部份将不再加以赘述。请参考图IOA至图10D，可于埋藏层102及深沟渠接触结构120A外 侧的外延层140内形成深沟渠接触结构120B，且深沟渠接触结构120B的深度可大于外延层 140。于一实施例中，深沟渠接触结构120A下方的埋藏层102中可具有掺杂区，或深沟渠接 触结构120B下方的基底100可具有掺杂区(未显示于图中)。深沟渠接触结构120B的深 度可大于、等于或小于深沟渠接触结构120A。于一实施例中，可以深沟渠绝缘结构取代深沟 渠接触结构120B，且深沟渠绝缘结构的深度大于深沟渠接触结构120A(未显示)。深沟渠 接触结构120B的结构与深沟渠接触结构120A相似，在此不再加以赘述。深沟渠接触结构 120B的导电材料114B可与(但不限于)深沟渠接触结构120A的导电材料114A相同。深 沟渠接触结构120B的衬垫层112B可与(但不限于)深沟渠接触结构120A的衬垫层112A 相同。于一实施例中，基底100可为P型导电型，埋藏层102可为N型导电型，井区104可 为N型导电型。图IlA至图IlD分别对应于上述图IOA至图IOD的另一实施例的剖面图，其中相似的部份将不再加以赘述。请参考图IlA至图11D，隔离结构130可形成于深沟渠接触结构 120A及深沟渠接触结构120B之间的外延层140内。于一实施例中，深沟渠接触结构120A 下方的埋藏层102中可具有掺杂区，或深沟渠接触结构120B下方的基底100可具有掺杂区 (未显示于图中)。深沟渠接触结构120B的深度可大于、等于或小于深沟渠接触结构120A。 于一实施例中，可以深沟渠绝缘结构取代深沟渠接触结构120B，且深沟渠绝缘结构的深度 大于深沟渠接触结构120A (未显示)。于一实施例中，基底100可为P型导电型，埋藏层102 可为N型导电型，井区104可为N型导电型，隔离结构130可为P型导电型。本发明的实施例所揭露的半导体装置及其形成的方法中，利于在具有埋藏层于其 中的基底内，形成深沟渠接触结构，其中深沟渠接触结构包含导电材料及位于导电材料的 侧壁上的衬垫层。深沟渠接触结构的导电材料可以在具有掺杂杂质的气体的临场环境下， 以化学气相沉积方式形成，而不需进行额外的掺杂工艺，以避免可能产生的污染或元件效 能降低的问题，因此深沟渠接触结构能够被设计在较靠近主要元件的位置。且深沟渠接触 结构的侧壁具有绝缘作用的衬垫层，因此能用作隔离元件，更可用以定义元件的主动区域， 而能够减少单一元件所需要的主动区域的面积，以大幅提升单一晶片内所能配置的元件数 且提高元件密度。深沟渠接触结构的深度可在不超过埋藏层的深度的条件下，提供高压元件良好的 隔绝环境，使高压元件能够在更高的操作电压的环境下表现出所期望的效能。且深沟渠接 触结构的形成较不受到沟渠的深宽比的控制问题，因此工艺较简单。当选择掺杂的多晶硅 作为深沟渠接触结构内的导电材料时，其能够缓冲包含氧化物的衬垫层与外延层之间由于 晶格差异所造成的应力，以提升元件的稳定度及其功效。埋藏层可通过深沟渠接触结构与外部电连接。因此，由于操作高压元件于埋藏层 附近所造成的寄生电荷可经由深沟渠接触结构传导至外部，以避免噪声产生的问题。埋藏 层的电压亦可经由深沟渠接触结构由外部予以控制。掺杂区可形成于深沟渠接触结构下方 的埋藏层内。由于掺杂区杂质浓度的大于埋藏层的杂质浓度，因此能提供较佳的界面的电 阻/电容，并形成较稳定的导电构件。埋藏层可由具有较高的掺杂浓度的第一埋藏区，以及 具有较低的掺杂浓度的第二埋藏区所构成，其中第一埋藏区可包覆于，或部分的位于第二 埋藏区中，因此在第一埋藏区具有较佳的导电效能的目的下，第二埋藏区可提升元件所能 够承受的操作电压。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技 术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围 当以权利要求所界定的为准。
10
权利要求
1.一种半导体装置，其特征在于，所述的半导体装置包括一基底；一埋藏层，位于所述基底内；以及一第一深沟渠接触结构，形成所述基底内，其中所述第一深沟渠接触结构包含一导电 材料以及一位于所述导电材料的侧壁上的衬垫层，且所述第一深沟渠接触结构的底表面与 所述埋藏层接触。
2.如权利要求1所述的半导体装置，其特征在于，所述的半导体装置更包含一第一掺 杂区，位于所述第一深沟渠接触结构及所述埋藏层之间。
3.如权利要求1所述的半导体装置，其特征在于，所述埋藏层包含一第一埋藏区及一 第二埋藏区，其中所述第一埋藏区邻接所述第二埋藏区，所述第一埋藏区及所述第二埋藏 区具有相同的导电类型，且所述第一埋藏区的载子浓度大于所述第二埋藏区的载子浓度。
4.如权利要求3所述的半导体装置，其特征在于，所述第一深沟渠接触结构的底表面 与所述第一埋藏区或所述第二埋藏区至少一者接触。
5.如权利要求1所述的半导体装置，其特征在于，所述基底的上部具有一外延层。
6.如权利要求5所述的半导体装置，其特征在于，所述的半导体装置更包含一隔离结 构，位于所述埋藏层及所述第一深沟渠接触结构外侧的所述外延层中。
7.如权利要求6所述的半导体装置，其特征在于，所述隔离结构邻接所述埋藏层或所 述第一深沟渠接触结构至少一者。
8.如权利要求6所述的半导体装置，其特征在于，所述隔离结构与所述埋藏层及所述 第一深沟渠接触结构隔开。
9.如权利要求5所述的半导体装置，其特征在于，所述的半导体装置更包含一第二深沟渠接触结构，形成于所述外延层内，其中所述第二深沟渠接触结构包含所 述导电材料，及位于所述导电材料的侧壁上的所述衬垫层。
10.如权利要求9所述的半导体装置，其特征在于，所述的半导体装置更包括一隔离结 构位于所述第一深沟渠接触结构及所述第二深沟渠接触结构之间。
11.如权利要求5所述的半导体装置，其特征在于，所述的半导体装置更包含一第二深沟渠绝缘结构，形成于所述外延层内。
12.—种半导体装置的制造方法，其特征在于，所述的半导体装置的制造方法包括下列 步骤提供一基底，其具有一埋藏层位于其中；形成一第一深沟渠接触结构，于所述基底内，其中所述第一深沟渠接触结构包含一导 电材料以及一位于所述导电材料的侧壁上的衬垫层，且所述第一深沟渠接触结构的底表面 与所述埋藏层接触。
13.如权利要求12所述的半导体装置的制造方法，其特征在于，所述埋藏层包含一第 一埋藏区及一第二埋藏区，其中所述第一埋藏区邻接所述第二埋藏区，所述第一埋藏区及 所述第二埋藏区具有相同的导电类型，且所述第一埋藏区的载子浓度大于所述第二埋藏区 的载子浓度。
14.如权利要求12所述的半导体装置的制造方法，其特征在于，所述基底的上部分具 有一外延层，所述埋藏层位所述外延层下方，所述第一深沟渠接触结构形成于所述外延层内，且所述第一深沟渠接触结构的底表面与所述埋藏层接触。
15.如权利要求14所述的半导体装置的制造方法，其特征在于，所述的半导体装置的 制造方法更包含形成一第二深沟渠接触结构于所述外延层内，其中所述第二深沟渠接触结 构包含所述导电材料，以及位于所述导电材料的侧壁上的所述衬垫层，且所述第二深沟渠 接触结构的底表面与所述基底接触。
全文摘要
本发明提供一种半导体装置及其制作方法，该半导体装置包括一基底；一埋藏层，位于该基底内；以及第一深沟渠接触结构，形成该基底内，其中该第一深沟渠接触结构包含一导电材料，以及一位于该导电材料的侧壁上的衬垫层，且该第一深沟渠接触结构的底表面与该埋藏层接触。深沟渠接触结构的导电材料可以在具有掺杂杂质的气体的环境下，以化学气相沉积方式形成，不需进行额外的掺杂工艺，以避免可能产生的污染或元件效能降低的问题。且深沟渠接触结构的侧壁具有绝缘作用的衬垫层，因此能用作隔离元件，更可用以定义元件的主动区域，而能够减少单一元件所需要的主动区域的面积，以大幅提升单一晶片内所能配置的元件数且提高元件密度。
文档编号H01L21/76GK102142392SQ20101010662
公开日2011年8月3日 申请日期2010年1月28日 优先权日2010年1月28日
发明者张睿钧, 杜尚晖, 林光明, 林耿立 申请人:世界先进积体电路股份有限公司