专利名称：一种互补金属氧化物半导体器件结构的制作方法
技术领域：
本发明涉及半导体制造工艺，特别涉及互补金属氧化物半导体器件结构的制作方法。
背景技术：
在半导体器件微型化、高密度化、高速化、高可靠化和系统集成化等需求的推动下，半导体器件的最小特征尺寸也从最初的1毫米发展到现在的90纳米或60纳米，并且在未来的几年内将会进入45纳米及其以下节点的时代，若不改变半导体器件的组成成分和结构，仅单纯的按比例缩小半导体器件会因其漏电过大而变得不可行，所以半导体器件在按比例缩小的同时会改变一些构件的成分或结构来减小漏电。例如，当半导体器件的最小特征尺寸进入65纳米的节点时，在进行互补金属氧化物半导体(CM0Q栅极的制作步骤时，为提高CMOS管的器件性能，会在沉积多晶硅或非晶硅薄膜后，还通过离子注入工艺对该薄膜进行预掺杂，之后再刻蚀形成CMOS器件的栅极。这些被掺杂过的栅极有可能提高CMOS器件的性能。传统的制作CMOS器件结构的方法如图IA至IF所示。首先，如图IA所示，提供半导体衬底101，该半导体衬底101包括第一区域104A以及第二区域104B，第一区域104A为PMOS器件所在的区域，第二区域104B为NMOS器件所在的区域。其中第一区域104A包括η型掺杂阱区102Α，第二区域104Β包括ρ型掺杂阱区 102Β,位于η型掺杂阱区102Α和ρ型掺杂阱区102Β之间的为隔离结构103。接着于半导体衬底101上形成栅介电层105，然后在栅介电层105的上面形成多晶硅层106。接着进行预掺杂工艺，分别对第一区域104Α与第二区域104Β上的多晶硅层106进行预掺杂，相应于第一区域104Α上的多晶硅层106掺杂的是ρ型离子，相应于第二区域104Β上的多晶硅层 106掺杂的是η型离子。接着，如图IB所示，在多晶硅层106上涂敷图案化光刻胶层(未示出)，定义栅极图案，以图案化光刻胶层为掩膜，刻蚀多晶硅层106和栅介电层105至露出半导体衬底101， 形成PMOS器件的栅介电层105Α以及栅极106Α，形成NMOS器件的栅介电层105Β以及栅极 106Β。然后，如图IC所示，在栅介电层105Α与105Β以及栅极106Α与106Β的两侧分别形成PMOS器件的间隙壁绝缘层107Α与107Α’以及NOMS器件的间隙壁绝缘层107Β与107Β’。接下来，如图ID所示，在相应于第二区域104Β的位置上形成第一光刻胶层108Β， 再以栅极106Α与第一光胶层108Β为掩膜，向相应于第一区域104Α的半导体衬底101中进行轻掺杂P型离子注入工艺，于栅极106Α两侧的η型掺杂阱区102Α中形成ρ型轻掺杂源 / 漏极 109Α 与 109Α，。然后，如图IE所示，去除第一光刻胶层108Β之后，于相应于第一区域104Α的位置上形成第二光刻胶层108Α，再以栅极106Β与第二光刻胶层108Α为掩膜进行轻掺杂η型离子注入工艺，于栅极106Β两侧的ρ型掺杂阱区中形成η型轻掺杂源/漏极109Β与109Β，。
接着，如图IF所示，去除第二光刻胶层108A之后，于间隙壁绝缘层107A与107A， 的侧壁上形成PMOS器件的间隙壁层IlOA与110A’，于间隙壁绝缘层107B与107B’的侧壁上形成NMOS器件的间隙壁层IlOB与110B’。接着进行重掺杂离子注入工艺，分别形成PMOS 器件的源/漏极111A、111A’以及NMOS器件的源/漏极111B、111B’。上述工艺步骤可以参考申请号为200710094467. 7的专利申请。但是，这种传统制作CMOS器件结构的方法会存在一定的问题。即，虽然预掺杂过的栅极有可能提高CMOS器件的性能，但在进行注入剂量和注入能量都较高的源/漏极离子注入工艺时，其会在预掺杂过的相应于第二区域上的栅极表面产生损伤，部分离子还会穿透栅极氧化层甚至硅衬底。这些表面损伤及穿透栅极的离子会导致CMOS器件性能的劣化， 例如结电容和漏电流增大。因NMOS器件的栅极预掺杂的是η型离子，例如磷或砷的直径较大而使栅极不致密，故其电性能的劣化更加明显，并由此导致了 NMOS器件的I。ff (截止漏电流)发散的问题。因此，需要一种制作CMOS器件结构的方法，以便解决由于预掺杂引起的各种问题，以便提高半导体器件整体性能，提高良品率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式
部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本发明提出了一种互补金属氧化物半导体器件结构的制作方法，包括a 提供衬底，所述衬底包括第一区域和第二区域，在所述衬底上形成栅介电层和位于所述栅介电层之上的栅极材料层；b 对相应于所述第二区域上的栅极材料层进行η型离子预掺杂；c 对相应于所述第一区域上的栅极材料层进行P型离子预掺杂；d 形成互补金属氧化物半导体器件结构的后续结构；其中，在步骤a与步骤b之间对所述栅极材料层进行ρ型离子少剂量注入工艺或在步骤b与步骤c之间对所述栅极材料层进行ρ型离子少剂量注入工艺。优选地，所述ρ型离子少剂量注入工艺采用的能量为1 ^(ev。优选地，所述ρ型离子少剂量注入工艺采用的能量为2 3. ^(ev。优选地，所述ρ型离子少剂量注入工艺采用的剂量为IXlO12 lX1015cm_2。优选地，所述ρ型离子少剂量注入工艺采用的剂量为lX1013 lX1014cm_2。优选地，所述ρ型离子为硼离子。优选地，所述η型离子为选自磷离子或砷离子。根据本发明，在进行η型离子预掺杂之前或η型离子预掺杂之后P型离子预掺杂之前对相应于将要形成NMOS器件的区域上的栅极材料层进行ρ型离子少剂量注入工艺，可以有效解决由于预掺杂引起的各种问题，提高半导体器件整体性能，提高良品率。
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，图IA至图IF是传统的制作CMOS器件结构的剖面结构示意4
图2A至2H是根据本发明实施例的制作CMOS器件结构的剖面结构示意图；图3是具有根据本发明实施例制作CMOS器件结构的半导体器件的样品与具有传统工艺制作CMOS器件结构的半导体器件样品的沟道中粒子浓度的比较图；图4A与4B是根据本发明实施例制作CMOS器件结构的工艺流程图。
具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何制作CMOS器件结构的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。参照图2A至图2H，示出根据本发明实施例的制作CMOS器件结构的剖面结构示意图。需要指出的是，剖视图中的各个结构仅以示意性形式表现出来，并不代表各结构之间的比例关系。同时还需要指出的是，本发明所描述的某一区域或某一膜层“上”，意味着相应于这一区域或这一膜层的正上方，而不包括其它区域或膜层的上方的部分。如图2A所示，提供半导体衬底201，该半导体衬底201包括第一区域204A以及第二区域204B，第一区域204A为PMOS器件所在的区域，第二区域204B为NMOS器件所在的区域。其中第一区域204A包括η型掺杂阱区202Α，第二区域204Β包括ρ型掺杂阱区202Β， 位于η型掺杂阱区202Α和ρ型掺杂阱区202Β之间的为隔离结构203。接着于半导体衬底 201上形成栅介电层205，材料可以是但不限于含氮氧化硅，例如SiON，厚度例如为4 8 埃。然后在栅介电层205的上形成栅极材料层206，栅极材料层206的材料可以是但不限于多晶硅、非晶硅等。接着，在相应于第一区域204A的位置上形成第一掩膜207A。第一掩膜可以例如是光刻胶或者是采用SiON的硬掩膜。然后以第一掩膜207A为掩膜，对相应于第二区域204B上的栅极材料层206进行η型离子预掺杂，掺杂的离子为η型离子，例如磷离子或砷离子。如图2Β所示，刻蚀去除第一掩膜207Α，对栅极材料层206进行ρ型离子少剂量注入工艺，注入的离子类型为P型离子，例如为硼离子。注入的能量为1 ^fev，优选为2 3. 5Kev，注入的剂量为IX IO12 IX 1015cnT2，优选IX IO13 IX 1014cnT2。由于此时注入ρ 型离子的剂量较少，并不会对其性能造成较大的影响。并且由于相应于第一区域204Α上的栅极材料层206也需要注入ρ型离子，因此不会对后续所要形成PMOS器件的性能造成影响。本领域的技术人员应当知道，还可在刻蚀去除第一掩膜207Α之前对相应于第二区域 204Β上的栅极材料层206进行ρ型离子少剂量注入工艺。可选地，也可以在对相应于第二区域204Β上的栅极材料层206进行η型离子预掺杂之前对栅极材料层206进行ρ型离子少剂量注入工艺。如图2C所示，在相应于第二区域204Β的位置上形成第二掩膜207Β。第二掩膜可以是光刻胶或者是采用SiON的硬掩膜。以第二掩膜207Β为掩膜，对相应于第一区域204Α上的栅极材料层206进行ρ型离子预掺杂，预掺杂的离子为ρ型离子，例如硼离子。接下来，形成CMOS器件结构的后续结构。如图2D所示，在栅极材料层206上涂敷图案化光刻胶层(未示出)，定义栅极图案，以图案化光刻胶层为掩膜，刻蚀栅极材料层206和栅介电层205至露出半导体衬底201， 形成PMOS器件的栅介电层205A以及栅极206A，形成NMOS器件的栅介电层205B以及栅极 206B。如图2E所示，在栅介电层205A以及栅极206A的侧壁上分别形成PMOS器件的间隙壁绝缘层208A与208A，，在栅介电层205B以及栅极206B的侧壁上分别形成NMOS器件的间隙壁绝缘层208B与208B，。如图2F所示，在相应于第二区域204B的位置上形成第三掩膜209B。第三掩膜可以是光刻胶或者是采用SiON的硬掩膜。再以栅极206A与第三掩膜209B为掩膜，向相应于第一区域204A的半导体衬底201中进行轻掺杂ρ型离子注入工艺，于栅极206A两侧的η 型掺杂阱区202Α中形成ρ型轻掺杂源/漏极210Α与210Α，。如图2G所示，去除第三掩膜209Β，然后在相应于第一区域204Α的位置上形成第四掩膜209Α。第四掩膜可以是采用SiON的硬掩膜或者是光刻胶。再以栅极206Β与第四掩膜209Α为掩膜进行轻掺杂η型离子注入工艺，于栅极206Β两侧的ρ型掺杂阱区中形成 η型轻掺杂源/漏极2IOB与210Β，。如图2Η所示，去除第四掩膜209Α，然后在间隙壁绝缘层208Α与208Α，的侧壁上形成PMOS器件的间隙壁层21IA与21IA，，于间隙壁绝缘层208Β与208Β，的侧壁上形成NMOS 器件的间隙壁层211Β与211Β’。接着进行重掺杂离子注入工艺，分别形成PMOS器件的源/ 漏极212Α、212Α’以及NMOS器件的源/漏极212Β、212Β’，并进行退火工艺，激活源/漏极 212Α、212Α，与 212Β、212Β，的离子。图2D至2Η所示的步骤完成了 CMOS器件结构的后续结构的制作。至此，完成整个 CMOS器件结构的制作。根据本发明制作的CMOS器件结构，相比于传统工艺，在进行η型离子预掺杂之前或η型离子预掺杂之后ρ型离子预掺杂之前对相应于将要形成NMOS器件的区域上的栅极材料层进行P型离子少剂量注入工艺，大大提高了半导体器件的良品率。这是由于P型离子，例如硼离子能够抑制η型离子晶粒的生长，减少由于η型离子直径过大而造成的栅极不致密的问题，即抑制了 η型离子对栅极造成的不良影响。并且ρ型离子可以与栅极中的硅离子结合，例如形成硼化硅，在栅极的表面形成一层保护膜。由于这种物质耐腐蚀较好，可以在接下来的刻蚀过程中起到保护栅极的作用，避免了后续工艺对栅极造成的影响，进一步改善了半导体器件的整体性能。选取相同工艺制作的具有根据本发明实施例制作CMOS器件结构的半导体器件的样品与具有传统工艺制作CMOS器件结构的半导体器件样品进行比较，发现良品率上升了 5% 25%左右。如图3所示，纵坐标代表沟道中粒子的浓度，301区域是传统工艺制作的半导体器件样品，302区域和303区域是根据本发明实施例制作的半导体器件样品，对这些样品上的多个位置进行检测，从图中可以看出，301区域的样品和302区域的样品沟道中的粒子的浓度的平均值大于301区域的样品沟道中的粒子的浓度的平均值。由此，301区域的样品和302区域的样品预掺杂中穿过栅极到沟道中的离子变少了，使得沟道中被中和的粒子变少了，从而沟道中具有更多的粒子，因此具有更好的性能。图4A与4B的流程图示出了根据本发明实施例制作CMOS器件结构的工艺流程。在步骤401中，提供半导体衬底，该半导体衬底包括第一区域以及第二区域，第一区域为PMOS 器件所在的区域，第二区域为NMOS器件所在的区域。其中第一区域包括η型掺杂阱区，第二区域包括P型掺杂阱区，位于η型掺杂阱区和P型掺杂阱区之间的为隔离结构。在步骤 402中，于半导体衬底上形成栅介电层，在栅介电层的上面形成栅极材料层。在步骤403中， 在相应于第一区域的位置上形成第一掩膜，以第一掩膜为掩膜，对相应于第二区域上的栅极材料层进行η型离子预掺杂。在步骤404中，刻蚀去除第一掩膜，对整个栅极材料层进行 P型离子少剂量注入工艺，可选地，也可以在对相应于第二区域上的栅极材料层进行η型离子预掺杂之前进行P型离子少剂量注入工艺。在步骤405中，在相应于第二区域的位置上形成第二掩膜，以第二掩膜为掩膜，对相应于第一区域上的栅极材料层进行P型离子预掺杂。接下来，形成CMOS器件结构的后续结构。在步骤406中，在栅极材料层上涂敷图案化光刻胶层，定义栅极图案，以图案化光刻胶层为掩膜，刻蚀栅极材料层和栅介电层至露出半导体衬底，形成PMOS器件的第一栅介电层以及第一栅极，形成NMOS器件的第二栅介电层以及第二栅极。在步骤407中，在第一栅介电层以及第一栅极的侧壁上分别形成第一间隙壁绝缘层，在第二栅介电层以及第二栅极的侧壁上分别形成第二间隙壁绝缘层。在步骤408 中，在相应于第二区域的位置上形成第三掩膜，以第一栅极与第三掩膜为掩膜，向相应于第一区域的半导体衬底进行轻掺杂P型离子注入工艺，形成P型轻掺杂源/漏极。在步骤409 中，于相应于第一区域的位置上形成第四掩膜，，再以第二栅极与第四掩膜为掩膜对相应于第二区域的衬底进行轻掺杂η型离子注入工艺，形成η型轻掺杂源/漏极。在步骤410中， 于第一间隙壁绝缘层的侧壁上形成PMOS器件的第一间隙壁层，于第二间隙壁绝缘层的侧壁上形成NMOS器件的第二间隙壁层。在步骤411中，进行重掺杂离子注入工艺，分别形成 PMOS器件的第一源/漏极以及NMOS器件的第二源/漏极，并进行退火工艺，激活第一源/ 漏极以及第二源/漏极中的离子。步骤406至步骤411为形成CMOS器件结构的后续结构的工艺步骤，至此，完成整个CMOS器件结构的制作。具有根据如上所述的实施例制造的CMOS器件结构的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态 RAM(DRAM)、同步DRAM (SDRAM)、静态RAM(SRAM)或只读存储器(ROM)等等。根据本发明的 IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频器件或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、 数码相机、手机等各种电子产品中，尤其是射频产品中。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
权利要求
1.一种互补金属氧化物半导体器件结构的制作方法，包括a:提供衬底001)，所述衬底(201)包括第一区域(204A)和第二区域(204B)，在所述衬底O01)上形成栅介电层(20 和位于所述栅介电层(20 之上的栅极材料层(206)； b 对相应于所述第二区域O04B)上的栅极材料层(206)进行η型离子预掺杂； c 对相应于所述第一区域(204Α)上的栅极材料层(206)进行ρ型离子预掺杂； d 形成互补金属氧化物半导体器件结构的后续结构；其中，在步骤a与步骤b之间对所述栅极材料层(206)进行ρ型离子少剂量注入工艺或在步骤b与步骤c之间对所述栅极材料层(206)进行ρ型离子少剂量注入工艺。
2.如权利要求1所述的方法，其特征在于，所述P型离子少剂量注入工艺采用的能量为1 5Kev0
3.如权利要求2所述的方法，其特征在于，所述ρ型离子少剂量注入工艺采用的能量为2 3. 5Kev。
4.如权利要求1所述的方法，其特征在于，所述ρ型离子少剂量注入工艺采用的剂量为 IXlO12 lX1015cnT2。
5.如权利要求4所述的方法，其特征在于，所述ρ型离子少剂量注入工艺采用的剂量为 IXlO13 lX1014cnT2。
6.如权利要求1所述的方法，其特征在于，所述P型离子为硼离子。
7.如权利要求1所述的方法，其特征在于，所述η型离子为选自磷离子或砷离子。
8.一种包含具有如权利要求1所述的方法制造的互补金属氧化物半导体器件结构的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频器件。
9.一种包含具有如权利要求1所述的方法制造的互补金属氧化物半导体器件结构的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。
全文摘要
本发明提出了一种互补金属氧化物半导体器件结构的制作方法，包括a提供衬底，衬底包括第一区域和第二区域，在衬底上形成栅介电层和位于栅介电层之上的栅极材料层；b对相应于第二区域上的栅极材料层进行n型离子预掺杂；c对相应于第一区域上的栅极材料层进行p型离子预掺杂；d形成互补金属氧化物半导体器件结构的后续结构；其中，在步骤a与步骤b之间对栅极材料层进行p型离子少剂量注入工艺或在步骤b与步骤c之间对栅极材料层进行p型离子少剂量注入工艺。根据本发明可以有效解决由于预掺杂引起的各种问题，提高半导体器件整体性能，提高良品率。
文档编号H01L27/04GK102194752SQ20101012456
公开日2011年9月21日 申请日期2010年3月11日 优先权日2010年3月11日
发明者何学缅, 吴永玉, 居建华, 神兆旭 申请人:中芯国际集成电路制造(上海)有限公司